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ns:
MGTEIEFC-Kq)([i]NOFTl-»
EFCLK«
[u:
MORT^Ef0X1X11SOVThflEFOK=tX|0^i.^WFFCK3X[1;
GPEFCLkRX
©
DdauitCanrtlgiraDDn
CAS_CLKnternalclockgeneratedfromtheRXPLL):
CAS_CL是来自于RXPLL产生的内部时钟,可以使用PMA_CAS_CLKJ控制。
TXPLLRXPL啲输出:
|\
V
IX
*PLL
rx
aClockOiYicters
—JTXPMAI
-^1TXPCS|
RXPLL
RX
*Clock
Divldors
HrxpmT]
—RXPCS1
Figure2-7;
Top-LevelPILLArchitecture
内部PLL详情:
Figure2-8rPLLDetail
PLL计算方式:
PLL_OUT=PLL_IN*N1*N2/M
Flinerate=PLL_OUT*2/D
=PLL_IN*N1*N2*2/(M*D)
例如:
参考时钟125MHz->
Flinerate(MAX=125*5*5*2心*1)=6.25GHz。
参考时钟150MHz->
Flinerate(MAX=150*5*5*2心*1)=7.5GHz。
V6芯片:
GTX攵发器(高达6.6Gb/s),GTH|攵发器(2.488Gb/s〜11Gb/s)。
FPGA逻辑过采样支持低于480Mb/s的数据速率。
常用分频参数
Tab!
a2-4PLLDividerAttributeandCommonValues
Factor
AttribuleName
ValidSettings
M
TXI?
LL_DIVSEL_REF
RXPLL_DIVSEL_REF
L2
TXPLL_E>
IV5EL45EB^PLLDIVSfcL45FB
4,5
N2
T?
(PLL_DIVSEL_FBRXPLL_DIVSEL_FB
D
TXPLL_DIVSEL_OL]TRXPLLDIVSELOUT
IQ
PLL_DIVSEL45_FB(N1)PLL_DIVSEL_FB(N2)
PLL_DIVSEL_REF(M)PLL_DIVSEL_OUT(D)
常用协议分频参数:
AumrA(Multi
625
2£
b
曳L2S
615
5i±
5
1S6.2S
1
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lDOMHzKKFCLK
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1W
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S
■>
■
1.1.1.3TXOUTCLKTXUSRCLK2TXUSRCLK
TXP^M*
■DCF>
MA
PlSO
Pt诳st
ItllBTp
/D
AX
卩LL
PIL
/rEFCLKSel\
TXFCS
9
TXCW-Earopier
TKDAfAFPOm
PCSBlnd(S
TXOUTCLKPCS
TXOUTCLK.CTAL僵卞|凶馆・
TMUTCLKPCS
TXOUTGLKPMADIV1
TXOUTCLK
TXOarCLKPMADIV2
TXPLLHEFCLlC„OIVi
TXPULRE
DIV2
MGTfiEFCLKFAfi(O]
011100
经常被使用
IMGTREPCLKon
IBUFDS.GTXEI
UCt3Bfi_i±
3_1B_2GIKB
Figure^27:
TXSerialandParallelClockDividerDatail
TXOUTCLK^以动态配置。
kVkLXLJhLLKl
TKOCTCIXCTRL
F^utbJ-TnOUTCLKTXUSACLK2[1斷劃
20
HAHI:
CLLM15
COD
UFF_HJL-H
110
OFF.LtrtT
1Q1
KkPIJ-KJ:
lLJX_lJlVl
on
RXFL1SEFCLKDIV:
KXRKCIK]*MA_I3I\1
□□1
RXRECCLKPMIADIV2
Q10
TXOL.TCIKIVS
ood
OFFHIGH
OFF:
」
101
TxotmrLKPMAdm
oai
niMJTUIKmA
010
IXil.LKUCLKDlVl
im
TXfLLREFCLK-DlVl
1Q0
TXOUTCLK驱动1个GTXTX在1字节模式(单组):
GEN_TXUSRCLK=TRUETXUSRCLKt入端口接至UGND。
TXUSRCLK内部得到。
TXOUTCLK驱动1个GTXTX在2字节模式(单组):
TXUSRCLK内部从TXUSRCLK資频得到。
TXOUTCLK驱动1个GTXTX在4字节模式(单组):
如果TXPLL没有使用,则采用RXPLLLKEE复位MMCM。
TXOUTCLK可以直接驱动MMCM,中间不用加BUFG。
TXOUTCLK驱动1个GTXTX在1字节模式(多组):
GEN_TXUSRCLK=ALSE。
TXOUTCLK驱动1个GTXTX在2字节模式(多组):
TXUSRCLK从内部得到。
Fpnr*5TXOUTCLK席忡I网MoreThanOfflGT1TKIn4-B^«
HOC—_
TXOUTCLK驱动1个GTXTX在4字节模式(多组)GEN_TXUSRCLK=ALSE。
综上所述(TXUSRCLK1不是内部产生):
Table3-3:
TXUSRCLKInternalGenerationconfigurations
TXDATAWIDTH
GTXLanesinChannel11
GENTXUSRCLK
l-3yte
&
10
T
THUE
2ormore
FALSE
2-R)tc
16,20
1mrtluiv
TRUE
4-Svte
J
32,40
1ormon?
Noto«
r
1.R>
rsinglehneprotocolssuchaIGb/ittherr.et"
jl'
XLin四inchjnnel*I.HermuJtipJeJ^neprotocolshkcXAUU'
GIXLincsinClwnncl,Jsiorm&
n?
”
TXUSRCLK2是给FPGATX接口用的;
TXUSRCLK=Fline/interdatawidth;
TX_DATA_WIDTH
FPGAINTERFACEWIDTH
TXUSRCLK2
1Byte
810
TXUSRCLK2=TXUSRCLK*2
2Byte
1620
TXUSRCLK2=TXUSRCLK
4Byte
3240
TXUSRCLK2=TXUSRCLK/2
1.1.1.4RXRECCLKRXUSRCLK2RXUSRCLK
FtEFCLKCHSnbution
Figure4~T5:
RXswimandParallelClockDividerDetaif
RXRECCL可以动态配置。
RXUSRCLKRXUSRCLK必须上升沿对齐。
采用同一晶振驱动驱动参考时钟,fortransmitterandthereceiveronthechannal:
TXOUTCLK可以用来驱动RXUSRCLKRXUSRCLK2当时钟纠正关闭或者RXBUFFER被
旁路,RXphasealignment必须用来对齐串行时钟和并行时钟。
采用独立晶振驱动驱动参考时钟,fortransmitterandthereceiveronthechannal:
时钟纠正没有使用,RXUSRCLKRXUSRCLK必须被RXRECCL驱动,phase-alignment电
路必须被对齐。
如果时钟纠正已经使用,RXUSRCLKRXUSRCLK可以被RXRECCLKTXOUTCLK任意一个驱动。
Sata2.0在V6的平台上,TXUSRCLKRate=3G/20=150MB
TXUSRCLK2Rate=TXUSRCLK/2=75MB
Sata3.0在V6的平台上,TXUSRCLKRate=6G/20=300MB
TXUSRCLK2Rate=TXUSRCLK/2=150MB
内部宽度是芯片决定的:
TheVirtex(S]-6FPGAGTXtransceivercontainsailinternal2-bvtedatapath.
TX_DATA_WIDTH决定了FPGAinterfacewidth:
TXENC8B10BUS(0):
Whenthe8B/10Bencoderisbypassed;
TXENC8B10BUS
(1):
Whenthe8B/10Bencoderisenabled;
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