最新VHDL与数字系统课程设计简单处理器设计Word下载.docx
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Rx←[Ry]
Rx←Data
Rx←[Rx]+[Ry]
Rx←[Rx]-[Ry]
1)Rx←[Ry]:
将寄存器Ry中的内容复制到Rx;
2)MviRx,#D:
将立即数存入寄存器Rx中去。
所有指令都按9位编码(取自DIN的高9位)存储在指令存储器IR中,编编码规则为IIIXXXYYY,III表示指令,XXX表示Rx寄存器,YYY表示Ry寄存器。
立即数#D是在mvi指令存储到IR中之后,通过16位DIN输入的。
有一些指令,如加法指令和减法指令,需要在总线上多次传输数据,因此需要多个时钟周期才能完成。
控制单元使用了一个两位计数器来区分这些指令执行的每一个阶段。
当Run信号置位时,处理器开始执行DIN输入指令。
当指令执行结束后,Done信号置位,下表列出四个指令在执行过程中每一个时间段置位的控制信号。
时间
指令
T0
T1
T2
T3
(mv):
I0
(mvi):
I1
(add):
I2
(sub):
I3
IRin
RYout,RXin,Done
DINout,RXin,Done
RXout,Ain
----
RYout,Gin,Addsub
Gout,RXin,Done
二、实现功能说明
2.1mvRx,Ry
实现的功能:
将寄存器Rx的值赋给寄存器Ry(以mvR0,R5为例)
(1)计数器为“00”时,指令寄存器的置位控制信号输入端IRin=1有效,将DIN输入的数据的高9位锁存。
置位的控制信号如图3加粗黑线所示。
图3
(2)计数器为“01”时,首先控制单元根据设计器为“00”时输入的指令,向复用器发出选通控制信号,复用器根据该控制信号让R5的值输出到总线上,然后控制单元控制寄存器R0将总线上的值锁存,完成整个寄存器对寄存器的赋值过程。
置位的控制信号和数据流如图4加粗黑线所示。
图4
2.2mviRx,#D
将的立即数#D赋给寄存器Rx(以mvR0,#D为例)
(1)计数器为“00”时,指令寄存器的置位控制信号输入端IRin=1有效,将DIN输入的数据的高9位锁存。
置位的控制信号如图5加粗黑线所示。
图5
(2)计数器为“01”时,首先控制单元根据设计器为“00”时输入的指令,向复用器发出选通控制信号,复用器根据该控制信号让DIN的值输出到总线上,然后控制单元控制寄存器R0将总线上的值锁存,完成整个立即数对寄存器的赋值过程。
置位的控制信号和数据流如图6加粗黑线所示。
图6
2.3addRx,Ry和subRx,Ry
将寄存器Ry的值加上/减去寄存器Rx的值并赋给寄存器Rx(以add/subR0,R1为例)。
置位的控制信号如图7加粗黑线所示。
图7
(2)计数器为“01”时,首先控制单元根据设计器为“00”时输入的指令,向复用器发出选通控制信号,复用器根据该控制信号让R0的值输出到总线上,然后控制单元控制寄存器A将总线上的值锁存。
置位的控制信号和数据流如图8加粗黑线所示。
图8
(3)计数器为“10”时,首先控制单元根据设计器为“00”时输入的指令,向复用器发出选通控制信号,复用器根据该控制信号让R1的值输出到总线上,然后控制单元控制加法/减法器addsub将寄存器A的值和总线上的值相加/相减并输出,接着寄存器G将加法/减法器addsub的计算结果锁存。
置位的控制信号和数据流如图9加粗黑线所示。
图9
(4)计数器为“11”时,首先控制单元向复用器发出选通控制信号,复用器根据该控制信号让寄存器G的值输出到总线上,寄存器R0将总线上的值进行锁存,完成整个寄存器与对寄存器见加减法的运算过程。
置位的控制信号和数据流如图10加粗黑线所示。
图10
三、单元模块设计说明
4.1寄存器Registe
寄存器R0~R7、寄存器A或寄存器G:
用于数据的存储。
当时钟输入clk的上升沿到来且rin=1时,将数据输入端rxin[15..0]的数据锁存到寄存器中并从数据输出端rxout[15..0]输出;
当rin=0时,输出端保持原来的值不变。
寄存器Registe的VHDL代码:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYregisteis
port(
clk:
instd_logic;
rin:
rxin:
instd_logic_vector(15downto0);
rxout:
outstd_logic_vector(15downto0));
endentityregiste;
architectureoneofregisteis
begin
process(clk)
begin
ifclk'
eventandclk='
1'
then
ifrin='
thenrxout<
=rxin;
endif;
endprocess;
endone;
4.2指令寄存器IR
指令寄存器IR用于对输入的16为指令进行处理,取其高9位。
当时钟输入clk的上升沿到来且rin=1时,取数据输入端rxin[15..0]的高9位将其锁存到寄存器中并从数据输出端rxout[8..0]输出;
指令寄存器IR的VHDL代码:
ENTITYIRis
outstd_logic_vector(8downto0));
endentityIR;
architectureoneofIRis
=rxin(15downto7);
4.3加/减法器addsub
加/减法器addsub用于处理两个输入的数据datain2[15..0]和datain1[15..0],当控制端Addsub=1时,两个数据输入端datain2[15..0]和datain1[15..0]相加并从数据输出端dataout[15..0]输出;
当控制端Addsub=0时,数据输入端datain2[15..0]减去datain1[15..0],结果从数据输出端dataout[15..0]输出。
加/减法器addsub的VHDL代码:
useieee.std_logic_unsigned.all;
ENTITYaddsubis
port(ain:
bin:
adsub:
inbit;
about:
endentityaddsub;
architectureoneofaddsubis
signala,b:
std_logic_vector(15downto0);
process(adsub,ain,bin)
ifadsub='
0'
thenabout<
=ain+bin;
elsifadsub='
=ain-bin;
endif;
endprocess;
4.4计数器counter
计数器counter用于产生控制单元的输入脉冲,对控制单元的工作时序进行控制。
当clear=0时(清零端clear无效),时钟输入clk每来一个上升沿,输出count[1..0]加1,所以输出为00——>
01——>
10——>
11——>
00不断循环;
当clear=1时(清零端clear有效),对输出Q[1..0]同步清零,与时钟有关。
计数器counter的VHDL代码:
libraryieee;
useieee.std_logic_1164.all;
entitycounteris
clear:
count:
outstd_logic_vector(1downto0));
endcounter;
architectureoneofcounteris
signalc:
std_logic_vector(1downto0);
process(clk,clear)
begin
then
if(clear='
)thenc<
="
00"
;
elsec<
=c+1;
count<
=c;
4.5复用器multiplexers
复用器根据控制单元的控制信号将指定的输入数据输出到总线上。
来自控制单元的控制信号为R0out~R7out、Gout、DINout,输入数据位来自寄存器R0~R7、寄存器A、数据输入端DIN,当控制信号的某一位为1时,将其对应的输入数据输出到总线上。
复用器multiplexers的VHDl代码:
entitymultiplexersis
port(din:
gin:
r0:
r1:
r2:
r3:
r4:
r5:
r6:
r7:
ren:
inbit_vector(7downto0);
gen:
dinen:
dout:
endmultiplexers;
architecturebhvofmultiplexersis
dout<
=ginwhengen='
else
r0whenren(0)='
else
r1whenren
(1)='
r2whenren
(2)='
r3whenren(3)='
r4whenren(4)='
r5whenren(5)='
r6whenren(6)='
r7whenren(7)='
dinwhendinen='
"
0000000000000000"
endbhv;
4.6控制单元control
控制单元根据计数器发出的脉冲和DIN输入的操作指令对整个系统的其他模块进行控制,完成指定的操作。
控制单元control的VHDL代码:
entitycontrolis
port(reset:
run:
instd_logic_vector(1downto0);
irin:
instd_logic_vector(8downto0);
outstd_logic;
irout:
gout:
dinout:
rout:
outstd_logic_vector(7downto0);
r0in:
r1in:
r2in:
r3in:
r4in:
r5in:
r6in:
r7in:
ain:
addsub:
gin:
done:
outstd_logic);
endcontrol;
architectureoneofcontrolis
process(clk,run,reset,irin)
if(reset='
)then
clear<
='
irout<
gout<
dinout<
rout<
00000000"
r0in<
r1in<
r2in<
r3in<
r4in<
r5in<
r6in<
r7in<
ain<
addsub<
gin<
done<
caseclkis
when"
=>
ifrun='
thenirout<
elseirout<
01"
if(irin(8downto6)="
000"
caseirin(5downto3)is
when"
r0in<
r1in<
r2in<
r3in<
r4in<
r5in<
r6in<
r7in<
when"
001"
010"
011"
100"
101"
110"
111"
whenothers=>
null;
endcase;
caseirin(2downto0)is
rout<
00000001"
00000010"
00000100"
00001000"
00010000"
00100000"
01000000"
10000000"
whenothers=>
elsif(irin(8downto6)="
caseirin(5downto3)is
oririn(8downto6)="
caseirin(5downto3)is
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