SOI技术的抗辐照能力报告Word文档格式.docx
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综合来说,SOI器件和电路主要具有如下特点:
(1)抗辐照特性好:
SOI技术采用全介质隔离结构,彻底消除了体硅CMOS电路的闩锁(latch-up)效应,且具有极小的结面积,因此具有非常好的抗软失效、瞬时辐照和单粒子(α粒子)翻转能力。
(2)功耗低:
功耗包括静态功耗和动态功耗两部分,其中静态功耗Ps依赖于泄漏电流
和电源电压
,即
,在全耗尽SOI器件中,陡直的亚阈值斜率接近理想水平,泄漏电流很小,静态功耗很小;
动态功耗
由电容C、工作频率f及电源电压
决定:
,在全耗尽SOI电路中,结电容降低且具有极小的连线电容,因此动态功耗也大大降低。
(3)速度高:
全耗尽SOI器件具有迁移率高(器件纵向电场小,且反型层较厚,使表面散射作用降低)、跨导大、寄生电容小(寄生电容主要来自隐埋二氧化硅层电容,远小于体硅MOSFET中的电容,它不随器件等比例缩小而改变,且SOI的结电容和连线电容都很小)等优点,因而SOICMOS器件具有极好的速度特性,这一优势随着ULSI技术向深亚微米水平发展,变得越来越突出。
因寄生电容小而导致电路速度提高这一特点在由部分耗尽层所制备的电路中也同样存在。
(4)特别适合于小尺寸器件:
全耗尽SOI器件的短沟道效应较小,不存在体硅CMOS电路的体穿透问题,能自然形成浅结,泄漏电流较小,亚阈值曲线陡直,所有这些都表明全耗尽SOI结构特别适合于超深亚微米器件。
(5)集成密度高:
SOI电路采用介质隔离,它不需要制备体硅CMOS器件所需要的阱等复杂隔离工艺,器件最小间隔仅仅取决于光刻和刻蚀技术的限制,集成密度大幅度提高。
(6)特别适合于低压低功耗电路:
在体硅CMOS集成电路中,由于体效应的作用,降低电源电压会使结电容增加,驱动电容减小,导致电路速度下降;
而在薄膜全耗尽SOICMOS集成电路中,这两个效应都很小,低压全耗尽SOICMOS电路与相应的体硅电路相比具有更高的速度和更小的功耗,更适于低压低功耗集成电路。
(7)成本低:
一般认为,SOI是一种理想的ULSI技术,只是成本较高。
实际上这是一种误解,SOI技术除衬底材料比体硅材料价格高之外,其他成本均低于体硅。
SOICMOS电路的制造工艺比典型体硅工艺至少少用三块掩模版,减少13%~20%的工序;
由于电路尺寸缩小,相同电路的芯片面积可降低1.8倍,浪费的面积可减少30%以上。
由此可见,SOI结构能有效地克服体硅材料的不足,充分发挥硅集成技术的潜力,它在高性能ULSI、VHSI、高压、高温、抗辐照、低压低功耗、存储器及三维集成等领域均有极其广泛的应用。
3SOI技术的研究现状
3.1常用的四种抗辐射材料
(1)硅材料:
体硅CMOS器件在辐照环境下性能变化主要体现在:
阈值电压(VT)飘移;
跨导(Gm)下降;
静态漏电流增大等。
但进行特定的电路抗辐射加固后也能够适用一般辐照环境。
(2)SOS材料:
蓝宝石上外延硅,抗辐射能力和低功耗特性理想,但是晶片易碎,成品率低,成本高,用于特殊辐照环境。
(3)GaAs材料:
速度比其他材料高5~10倍,抗总剂量辐照能力强,在军用领域受到高度重视。
(4)SOI材料:
抗辐照能力与SOS器件相当,但成本比SOS器件低得多,将逐渐取代SOS材料。
3.2SOI技术的应用
SOI技术的应用主要有三方面:
(1)高端产品:
32nm及以上的微处理器等高端产品,如AMD的羿龙、速龙、闪龙系列CPU,IBM的Power系列CPU等;
(2)抗辐照,高温器件,高压器件等高性能专用电路,如中国科学院上海冶金研究所传感技术国家重点实验室研制的高温压力传感器等;
(3)光电子,微机械等,如光波导、光开关、光耦合器、光分波器、光复用器等硅基集成光电器件,这是因为SOI导波层的硅和包层的二氧化硅折射率差别非常大(分别为3.45和1.46),由他们组成的波导对光的限制很强,所以SOI结构中波导包层可以很薄(只要大于0.2um)。
当前,SOI电路和器件的一个主要应用是空间及军事电子领域,主要利用它较强的抗辐射能力。
与体硅电路相比,SOI电路的抗辐照强度提高了100倍。
3.3SOI技术国际主流公司
在SOI材料制作方面,国际上主要有:
美国的IBIS公司和法国的SOITEC公司,他们分别采用采用SIMOX技术和SMARTCUT技术制作SOI材料。
在抗辐照SOI(SOS)CMOS集成电路制造方面,主要有:
美国的Harris公司和美国的Honeywell公司。
在高性能SOICMOS集成电路制造方面,主要是以美国AMD、IBM公司为代表。
美国TI公司也在主流的模拟集成电路中采用了SOI技术。
这些标志着SOI技术真正进入产业领域。
3.4SOI产业联盟
SOI产业联盟成立于2007年10月,电子行业各个领域在全世界领先的19家公司都在其中,包括AMD,IBM,ARM,Cadence,三星、台积电等。
2008年,NVIDIA公司也加入其中。
现在,以上各公司都有相应的采用SOI技术的产品面市,有的甚至全面采用了SOI技术生产产品。
IBM和AMD等公司是SOI技术的主要推动者。
IBM公司用SOI技术制造的AS/400服务器,比当时的高端机型的速度快出4倍;
还开发了90nm~45nm线宽SOI技术;
Power系列CPU均采用SOI技术生产。
AMD将SOI技术一直到所有PC处理器中,是目前全球最大的SOI材料消费者。
其羿龙、速龙、闪龙等系列CUP芯片均采用45nm或65nmSOI技术。
3.5国内SOI技术研究
国内一些单位在SOI材料和SOI电路的研制上做过一些工作,如中国科学院上海微系统与信息技术研究所、中国科学院微电子研究所等,但和国外仍有较大差距。
现在上海新傲科技有限公司已可以提供商业化的SOI材料。
中国科学院微电子研究所“九五”期间承担国家攻关项目“亚微米CMOS/SIMOX器件和电路的研究”,开展了部分耗尽(PD)和薄膜全耗尽(FD)SOICMOS器件工艺和相关电路的研制。
研制成功0.8μm全耗尽SOI101级环形振荡器,在3V电压下门延迟为69ps/门。
研制出4Kbit静态随机存储器(SRAM)。
随后该所研制成功SOI/CMOS64Kbit静态随机存储器(SRAM),抗γ总剂量达到1Mrad(Si),抗单粒LET值大于59MeV·
cm2/mg(无翻转)。
“十一五”国家科技部也有很多关于SOI技术的课题。
3.6SOI技术的市场份额
市场调研公司VLSIResearch近日指出,2007年SOI技术销售额为6.54亿美元,增速放缓至6%。
与此相比,2004年至2006年SOI销售额增长均超过46%。
从面积来看,2007年SOI晶圆需求量占硅晶圆需求总量的1.4%。
VLSI表示,未来五年SOI市场的年均复合增长率(CAGR)预计为11%,到2012年,SOI市场销售额将达11亿美元。
4空间辐射问题
4.1航天器面临的辐射环境
航天器在空间中面临着严酷的辐射环境,辐射源包括银河宇宙射线辐射、太阳耀斑辐射和地球辐射带辐射等。
如图1和图2所示:
图1航天器面临的辐射环境
图2空间辐射来源的分类
4.2电子元器件所受到的辐射效应
电子元器件所受到的辐射效应主要包括:
(1)辐照总剂量:
当器件持续受到电离辐射(如X射线、γ射线等)时,会产生总剂量辐射效应。
(2)单粒子扰动效应
A.单粒子翻转(SEU):
当一个宇宙射线中的重核粒子、α粒子等高能粒子入射到器件中时,对于逻辑器件或存储器会引起单粒子翻转;
B.单粒子闩锁(SEL):
当一个宇宙射线中的重核粒子、α粒子等高能粒子入射到器件中时,对于CMOS器件会产生单粒子闩锁,可能会造成器件的永久损伤。
(3)瞬时辐照剂量率:
在某些情况下,如日辉等,在很短时间内会积累大剂量的能量,产生瞬时辐射效应。
电离辐射对集成电路芯片的影响主要是在硅片中产生电荷和缺陷,从而引起器件的阈值电压漂移,跨导降低,亚阈值电流增大,低频噪声增大。
这些效应会使微电子元器件及集成电路的性能衰减,出现逻辑错误或永久性损坏,严重影响电子系统的可靠性,甚至完全不能工作。
因此,对于航天器来说,辐照加固是一个关键问题。
5SOI抗辐照技术
5.1SOI技术的抗辐射指标
SOI技术的抗辐射指标如下:
抗辐射SOI技术主要针对空间应用辐射环境,其抗辐射指标如下:
(1)抗总剂量能力优于1Mrad(Si),
(2)抗辐射剂量率能力优于
rads(
)/s
(3)单粒子翻转率小于
errors/bit·
day。
5.2SOI器件实例
实例1:
国产SOI工艺1750A微处理器是国产新型的16位航天用微处理器,LET阈值L0=67MeV·
cm2/mg,属于抗单粒子效应能力较强的器件。
实例2:
国产128KSOISRAM其翻转LET阈值大于61.8MeV·
cm2/mg。
实例3:
ARM公司公布了一款45纳米SOI测试芯片,经测试,相较于采用传统的体硅工艺(bulkprocess)进行芯片制造,该测试芯片显示出最高可达40%的功耗节省的可能性。
此次发布的结果证实了在为高性能消费设备和移动应用设计低功耗处理器时,SOI是一项取代传统体效应工艺的可行技术。
实例4:
Thomson—CSF公司针对军事与空间抗辐照应用,开发了商品化的CMOS/SOI电路包括SRAM、A/D转换器等。
实例5:
Honeywell公司商品化的HX6156系列产品主要用于航空航天及军工电子领域,其抗辐照总剂量水平达到1Mrad(Si),抗剂量效率水平达到
rad(Si)/s,在3.3V工作电压下,其功耗为0.14mW/Gate/MHz;
当电压为2.5V时,其功耗为0.08mW/Gate/MHz。
5.3SOI技术和体硅CMOS技术两种技术抗辐射能力的对比
下表是SOI技术和体硅CMOS技术两种技术抗辐射能力的对比:
表1两种技术的抗辐射特性
工艺
电源电压
/V
总剂量
/rad(Si)
剂量率翻转
/(rad(Si)/s)
单粒子翻转阈值
/(MeV·
cm2/mg)
闩锁
CMOS6R
(体硅CMOS)
5.0
<
1M
109
40
有
CMOS7
(SOI技术)
3.3
>
1011
无
从上表中可以看出SOI技术于标准体硅技术相比,电源电压更低(功耗更低),总剂量辐射不相上下(SOI也需要抗总剂量辐射加固),剂量率翻转指标大很多,抗单粒子翻转能力更强,无闩锁效应。
5.4SOI不加固的抗辐照性能
SOI技术是抗辐射IC有效的加固技术。
SOI与深槽可组成全介质隔离技术。
这种隔离结构具有极强的闭锁抑制能力、极好的抗瞬时扰动的特性、良好的抗中子损伤特性和良好的长期电离损伤控制能力、很高的抗瞬时剂量率能力。
中科院半导体所论文:
8种SRAM芯片的最低LET阈值高于25MeV·
cm2.mg-1,其中,Harris公司的256K产品的翻转阈值超过100Mev.Cm2·
mg-1。
中科院半导体所:
国产128KSOISRAM经加固后,其翻转LET阈值大于61.8MeV·
三维结构(一种加固方法)加固的SOI器件抗总剂量辐照能力比未加固的器件高3-4个数量级,达到3Mrad。
结论:
SOI的结构特点是使用它制作的器件具有更好的抗单粒子反转和抗γ辐射性能;
可以实现集成电路中元件的绝缘隔离,彻底消除体硅CMOS电路中的寄生闭锁效应;
北大微电子所出版的《SOI技术及其应用》中明确说,SOI器件的抗总剂量辐射能力不如体硅CMOS。
5.5体硅不进行抗辐射加固的抗辐照性能
元素半导体有锗、硅、硒、硼、碲、锑等。
50年代,锗在半导体中占主导地位,但锗半导体器件的耐高温和抗辐射性能较差,到60年代后期逐渐被硅材料取代。
用硅制造的半导体器件,耐高温和抗辐射性能较好,特别适宜制作大功率器件。
因此,硅已成为应用最多的一种增导体材料,目前的集成电路大多数是用硅材料制造的。
其中砷化镓是制造微波器件和集成电路的重要材料。
碳化硅由于其抗辐射能力强、耐高温和化学稳定性好,在航天技术领域有着广泛的应用。
硅CMOS器件在辐照环境下性能变化主要体现在:
未经辐照加固的CMOS电路,其抗辐照能力较低,一般只达到1000~5000rad(Si)。
商用体硅SRAM的抗单粒子翻转(SingleElectronUpset,SEU)水平相对较低,IDT7164的单粒子翻转LET阈值小于25MeV·
cm2/mg,另一款SRAM产品IDT6116的单粒子翻转LET阈值约为3.0MeV·
体硅不进行抗辐射加固的抗辐照性能较低,根据具体的器件各有不同,抗辐照总剂量大概在几Krad;
而抗单粒子翻转在几MeV·
cm2/mg到25MeV·
cm2/mg不等;
还存在单粒子闩锁的风险。
5.6目前国内SOI技术的工艺水平
5.6.10.8um工艺芯片的集成度
2003年,中科院半导体研究所研制的部分耗尽SOI64K静态存储器版图面积为6.8×
4.7平方mm,集成度44万晶体管。
2007年,中国科学院半导体研究所研制的抗辐射128kbPDSOISRAM的版图绘制是完全定制的层次化设计,其最终版图如图5所示,芯片达到100万晶体管规模.芯片的加工在中电集团58所进行,采用0.8mCMOS/SOI工艺,125mmSIMOXSOI基片,浅槽隔离,3层金属布线.电路一次流片成功.芯片采用28Pin双列直插封装(DIP).
集成度为几十万晶体管到几百万晶体管不等。
5.6.20.8um工艺与0.18um工艺集成度的差异
下表列出了奔腾系列CPU的工艺、频率、性能、功耗等:
I486采用0.8um工艺,集成度:
120万个晶体管。
1991—80586奔腾60-166MHz,0.8um工艺,310万晶体管
Pentium4采用0.18工艺,集成度4200万个晶体管。
四川南山之桥微电子有限公司的‘华夏网芯’路由交换核心芯片集成度也达到了1400万门(采用0.18um
CMOS工艺实现)。
相差大约一个数量级(10倍)。
6STI侧沟道隔离技术
6.1隔离的目的
完整的电路是由分离的器件通过特定的电学通路连接起来的,因此在集成电路制造中必须能够把器件隔离开来,这些器件随后还要能够互连以形成所需要的特定的电路结构。
隔离不好会造成漏电、击穿低、闩锁效应等。
因此隔离技术是集成电路制造中一项关键技术。
6.2隔离技术的要求
隔离区域的面积尽量要小
表面尽量平坦,台阶要小
制造过程中不增加缺陷(栅氧完整性,二极管漏电)
器件特性不变(短沟道效应)
工艺复杂度尽量要小,并和先前以及未来的工艺兼容。
6.3常见的隔离工艺技术
结隔离(多用在双极)
局部硅氧化隔离LOCOS(全称是:
LocalOxidationofSilicon)(多用在亚微米以前的工艺)
基于LOCOS的技术,如PBL(Polybuffered
LOCOS)、PELOX等。
沟槽隔离(trench&
refill),浅沟槽隔离(STI)
6.4LOCOS隔离技术
0.5微米以上的MOS工艺器件之间的场氧隔离一般采用LOCOS结构,它具有制作简单的特点,在3~0.6μm的工艺中被广泛采用,缺点是隔离区会形成鸟嘴,减小了有源区的有效长度。
LOCOS结构的制作过程是利用SiN薄膜掩蔽氧化层的特点,先在器件的有源区覆盖一层SiN,接着在暴露的隔离区场区通过湿氧氧化生长一层较厚的氧化层,最后去除SiN层,形成有源区,在有源区中制作器件。
LOCOS的工艺流程示意图如下:
图3LOCOS的工艺流程示意图
鸟嘴的尺寸可以通过增加氮化硅厚度和减少有源区氧化层厚度的方法来减小,但是这样做会增加应力,导致缺陷增加。
从器件的角度分析,鸟嘴的存在具有两个重要的影响:
(1)氧化层侵蚀导致器件的有效宽度减小,从而减小了晶体管的驱动电流。
(2)场氧化导致场注入剂扩散到有效区域的边缘。
鸟嘴的SEM示意图
图4鸟嘴的SEM示意图
LOCOS的其他缺点还包括白带效应和Kooi氮化效应。
白带效应是指在氮化物的边缘下,硅表面上形成氮氧化合物的情况。
白带效应是由Si3N4与周围高温高湿环境相互作用而引起的,二者相互作用的结果是生成NH3并扩散到Si/SiO2表面。
这些氮化物在有源区周围呈现为白色的条带状,这会使后面形成的有源区中热氧化层击穿电压的下降。
场氧减薄效应是指随着线宽的较小,隔离的区域也越来越小,没有足够的面积来使硅充分氧化,所以就造成场氧减薄。
线宽越小,这种效应越明显。
6.5改进的LOCOS结构隔离技术
随着器件尺寸的缩小,沟道长度进一步缩小,LOCOS结构所带来的影响了有源区长度,为了减小鸟嘴,出现了改进的LOCOS结构,PBL和PELOX结构。
PBL(polybufferLOCOS多晶衬垫LOCOS)结构是在掩蔽氧化层的SiN和衬底SiO2之间加入一层薄多晶,这样减小了场氧生长时SiN薄膜的应力,也减小了鸟嘴。
PELOX(polyencapsulatedLocolOxidation多晶镶嵌LOCOS)结构是在SiN层的顶部和侧部嵌如多晶或非晶薄膜,然后在生长场氧,它同样能减小鸟嘴。
上述2种结构增加了工艺的复杂性,一般用于0.5~0.35μm的工艺中。
(1)PBL隔离
PBL隔离工艺流程如下:
图5PBL隔离工艺流程示意图
PBL工艺的特点
•
在有源区氧化层和氮化硅之间的非晶层释放了部分应力
使用非晶,而不是多晶的原因是因为这样做Qbd结果更好。
鸟嘴更小的代价是
1)工艺的复杂性增加
2)埋层场氧更少了
3)腐蚀的难度增大
PBL隔离技术,可以成功的运用在亚微米线宽的工艺上。
(2)PELOX隔离
PELOX隔离工艺流程如下:
图6PELOX隔离工艺流程示意图
此工艺可以延伸到0.18μm,但是由于场氧减薄的效应,无法继续向更深亚微米工艺延伸。
6.6STI隔离技术
随着器件向深亚微米发展,改进的LOCOS结构仍有应力和鸟嘴问题,并存在场氧减薄效应,于是出现了STI(shallowtrenchisolation浅沟槽隔离)隔离技术,在0.25μm及以下技术节点中,STI隔离技术被广泛采用。
STI隔离技术的基本流程:
先淀积氮化硅,然后在隔离区腐蚀出一定深度的沟槽,再进行侧墙氧化,用CVD法在沟槽中淀积SiO2,最后通过CMP法平坦化,形成沟槽隔离区和有源区。
STI隔离的工艺流程如下:
图7STI隔离的工艺流程示意图
图8STI隔离与SOI技术相结合示意图
和LOCOS隔离技术相比,STI隔离技术具有如下优点:
更有效的器件隔离的需要,尤其是对于DRAM器件而言;
对晶体管隔离而言,表面积显著减小;
超强的闩锁保护能力;
对沟道没有侵蚀;
与CMP技术兼容;
有源区倾斜角度非常小;
线宽减小后仍然可以使用;
表面非常平坦,有利于下一步工艺的加工。
它的缺点主要是工艺成本更贵,更复杂。
但是和它的优点相比,成本的增加是可以接受的。
因此,在0.25μm及以下的工艺,都使用STI隔离技术。
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