计算机组成原理知识点总结详细版Word格式.docx
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例:
x=(+122)10=(+1111010)2原码、反码、补码均为0
Y=(-122)10=(-1111010)2原码11111010、反码10000101、补码1
+0原码00000000、反码00000000、补码0
-0原码10000000、反码11111111、补码1
3.定点数和浮点数的加、减法运算:
公式的运用、溢出的判断。
P63已知x和y,用变形补码计算x+y,同时指出结果是否溢出。
(1)x=11011y=00011
(2)x=11011y=-10101(3)x=-10110y=-00001
已知x和y,用变形补码计算x-y,同时指出结果是否溢出。
(1)x=11011y=-11111
(2)x=10111y=11011(3)x=11011y=-10011
P63设阶码3位,尾数6位,按浮点运算方法,完成下列取值的[x+y],[x-y]运算.
(2)x=2-101*(-0.010110)y=2-100*(0.010110)
P29溢出的判断:
第一种方法是采用双符号位法(变形补码)。
任何正数,两个符号位都是“0”,任何负数,两个符号位都是“1”,如果两个数相加后,其结果的符号位出现“01”或“10”两种组合时,表示发生溢出。
最高符号位永远表示结果的正确符号。
第二种方法是采用单符号位法。
P30
4.运算器可以执行哪些运算?
算术运算:
加法,减法运算,乘法,除法运算。
逻辑运算:
逻辑与,或,非运算等。
5.数据的不同进制表示。
P18
一、二进制数转换成十进制数
由二进制数转换成十进制数的基本做法是,把二进制数首先写成加权系数展开式,然后按十进制加法规则求和。
这种做法称为"
按权相加"
法。
二、十进制数转换为二进制数
十进制数转换为二进制数时,由于整数和小数的转换方法不同,所以先将十进制数的整数部分和小数部分分别转换后,再加以合并。
1.十进制整数转换为二进制整数
十进制整数转换为二进制整数采用"
除2取余,逆序排列"
具体做法是:
用2去除十进制整数,可以得到一个商和余数;
再用2去除商,又会得到一个商和余数,如此进行,直到商为零时为止,然后把先得到的余数作为二进制数的低位有效位,后得到的余数作为二进制数的高位有效位,依次排列起来。
2.十进制小数转换为二进制小数
十进制小数转换成二进制小数采用"
乘2取整,顺序排列"
用2乘十进制小数,可以得到积,将积的整数部分取出,再用2乘余下的小数部分,又得到一个积,再将积的整数部分取出,如此进行,直到积中的小数部分为零,或者达到所要求的精度为止。
然后把取出的整数部分按顺序排列起来,先取的整数作为二进制小数的高位有效位,后取的整数作为低位有效位。
三、二进制数转换成八进制数
三位二进制数,得一位八进制数。
101010011=(101)5(010)2(011)3=523
四、八进制数转换成二进制数
一位八进制数,得三位二进制数。
523=(101)5(010)2(011)3=101010011
五、二进制数转换成十六进制数
四位二进制数,得一位十六进制数。
11=(1010)A(0010)2(1100)C=A2C
六、十六进制数转换成二进制数
一位十六进制数,得四位二进制数。
A2C=(1010)A(0010)2(1100)C=11
十进制整数转二进制整数:
除2取余
用2辗转相除至结果为1
将余数和最后的1从下向上倒序写就是结果
例如302
302/2=151余0
151/2=75余1
75/2=37余1
37/2=18余1
18/2=9余0
9/2=4余1
4/2=2余0
2/2=1余0
故二进制为100101110
二进制转十进制
从最后一位开始算,依次列为第0、1、2...位
第n位的数(0或1)乘以2的n次方
得到的结果相加就是答案
例如:
01101011.转十进制:
第0位:
1乘2的0次方=1
1乘2的1次方=2
0乘2的2次方=0
1乘2的3次方=8
0乘2的4次方=0
1乘2的5次方=32
1乘2的6次方=64
0乘2的7次方=0
然后:
1+2+0+8+0+32+64+0=107.
二进制01101011=十进制107.
第三章
1.主存的性能指标有哪些?
存储容量,存取时间,存储周期,存储器带宽。
存取时间,存储周期,存储器带宽反映了主存的速度指标。
2.存储器容量的扩充方法及应用。
P73
1.字长位数扩展
2.字存储容量扩展
P1011.设有一个具有20位地址和32位字长的存储器,问:
(1)该存储器能存储多少个字节的信息?
(2)如果存储器由512K*8位SRAM芯片组成,需要多少片?
(3)需要多少位地址做芯片选择?
解:
(1)220*32/8=222=4M字节
(2)(1024K*32)/(512K*8)=2*4=8片
(3)1位
5.要求用256K*16位SRAM芯片设计1024K*32位的存储器。
SRAM芯片有两个控制端:
当CS有效时,该片选中。
当W/R=1时执行读操作,当W/R=0时执行读操作。
需要(1024K*32)/(256K*16)=4*2=8片SRAM芯片,需要log2(1024K/256K)=2位地址做芯片选择
7.某机器中,已知配有一个地址空间为0000H-3FFFH的ROM区域。
现在再用一个RAM芯片(8K*8)形成40K*16位的RAM区域,起始地址为6000H。
假设RAM芯片有CS和WE信号控制端。
CPU的地址总线为A15-A0,数据总线为D15-D0,控制信号为R/W(读/写),MREQ(访存),要求:
(1)画出主存地址框图。
(2)画出组成连接框图。
(1)需要(40K*16)/(8K*8)=5*2=10片SRAM芯片,log2(40K/8K)≈2.2取3位地址做芯片选择
(2)
3.双端口存储器和多体交叉存储器的工作原理。
P86
双端口存储器采用空间并行技术,具有两组相互独立的控制电路,进行并行的独立操作。
多体交叉存储器采用时间并行技术,具有多个相互独立,容量相同的模块,各模块的读写过程采用流水线方式重叠进行。
4.cache存储器的原理、映射方式、写回方式及相关的计算。
P93CPU与cache之间的数据交换是以字为单位,而cache与主存之间的数据交换是以块为单位。
一个块由若干字组成,是定长的。
当CPU读取主存中一个字时,便发出此字的内存地址到cache和主存。
此时cache控制逻辑依据地址判断此字当前是否在cache中:
若是,此字立即传送给CPU;
若非,则用主存读周期把此字从主存读出送到CPU,与此同时,把含有这个字的整个数据块从主存读出送到cache中。
P94映射方式1.全相联映射方式2.直接映射方式3.组相联映射方式
cache的数据块大小称为行,主存的数据块大小称为块。
行与块是等长的。
在全相联映射方式中,将主存中一个块的地址(块号)与块的内容(字)一起存于cache的行中,其中块地址存于cache行的标记部分中。
这种带全部块地址一起保存的方法,可使主存的一个块直接拷贝到cache中的任意一行上。
直接映射方式:
一个主存块只能拷贝到cache的一个特定行位置上去。
cache的行号i和主存的块号j有如下函数关系:
i=jmodm式中m为cache中的总行数。
在直接映射方式中,cache将s位的块地址分成两部分:
r位作为cache的行地址,s-r位作为标记(tag)与块数据一起保存在该行。
组相联映射方式:
将cache分成u组,每组v行。
主存块存放到哪个组是固定的,至于存到该组哪一行是灵活的,即有如下函数关系:
m=u*v
组号q=jmodu
块内存地址中s位块号划分成两部分:
低序的d位(2d=u)用于表示cache组号,高序的s-d位作为标记(tag)与块数据一起存于此组的某行中。
P99写回方式1.写回法2.全写法3.写一次法
写回法:
当CPU写cache命中时,只修改cache的内容,而不立即写入主存;
只有当此行被换出时才写回主存。
全写法:
当CPU写cache命中时,cache与主存同时发生写修改,因而较好地维护了cache与主存的内容的一致性。
写一次法:
写命中与写未命中的处理方法与写回法基本相同,只是第一次写命中时要同时写入主存。
P1029.CPU执行一段程序时,cache完成存取的次数为2420次,主存完成存取的次数为80次,已知cache存储周期为40ns,主存存储周期为240ns,求cache/主存系统的效率和平均访问时间。
第四章
1.指令的格式由哪两部分组成,各部分的作用。
P105
由操作码字段和地址码字段组成。
指令的操作码表示该指令应进行什么性质的操作。
指令的地址码指明指令中所需操作数的地址。
2.根据操作码,进行有关指令条数的计算。
P1254.指令格式结构如下所示,试分析指令格式及寻址方式特点。
指令格式及寻址方式特点:
(1)操作码字段6位,可指定64种操作。
第10到第7位留空。
指令长度为32位,双字长二地址指令,用于访问存储器。
(2)RS型指令,一个操作数在通用寄存器(共16个),另一个操作数在主存中。
(3)有效地址可通过变址寻址求得,即有效地址等于变址寄存器(共16个)内容加上位移量。
3.指令和数据的寻址方式。
P112
指令的寻址方式:
1.顺序寻址方式2.跳跃寻址方式
数据的寻址方式:
1.隐含寻址2.立即寻址3.直接寻址4.间接寻址5.寄存器寻址6.寄存器间接寻址7.偏移寻址8.段寻址9.堆栈寻址
7.偏移寻址:
相对寻址,基址寻址,变址寻址。
P1257.某计算机字长为32位,主存容量为64K字,采用单字长单地址指令,共有40条指令。
试采用直接,立即,变址,相对四种寻址方式设计指令格式。
P12612.根据操作数所在位置,指出其寻址方式(填空):
(1)操作数在寄存器中,为(寄存器)寻址方式。
(2)操作数地址在寄存器中,为(寄存器间接)寻址方式。
(3)操作数在指令中,为(立即)寻址方式。
(4)操作数地址(主存)在指令中,为(直接)寻址方式。
(5)操作数的地址,为某一寄存器内容与位移量之和,可以是(相对,基址,变址)寻址方式。
第五章
1.CPU的功能和组成部分。
P127CPU的功能:
指令控制,操作控制,时间控制,数据加工。
CPU的组成部分:
运算器,cache,控制器。
2.CPU中主要寄存器的作用。
P129
①指令寄存器(IR)②程序计数器(PC)③数据地址寄存器(AR)④缓冲寄存器(DR)⑤通用寄存器(R0---R3)⑥状态字寄存器(PSW)
①指令寄存器(IR)
用来保存当前正在执行的一条指令。
②程序计数器(PC)
确定下一条指令的地址。
③地址寄存器(AR)
用来保存当前CPU所访问的数据cache存储器中单元的地址。
④数据缓冲寄存器(DR)
作为ALU运算结果和通用寄存器之间信息传送中时间上的缓冲;
补偿CPU和内存,外围设备之间在操作速度上的差别。
⑤通用寄存器(R0---R3)
当算术逻辑单元(ALU)执行算术或逻辑运算时,为ALU提供一个工作区。
⑥状态字寄存器(PSW)
保存由算术指令和逻辑指令运算或测试结果建立的各种条件代码。
3.指令周期、机器周期、时钟周期的定义及三者之间的关系。
P130
指令周期:
CPU取出一条指令并执行这条指令所需的时间。
机器周期(CPU周期):
从内存中读取一个指令字的最短时间。
时钟周期(节拍脉冲或T周期):
把一个机器周期分为若干个相等的时间段,每一个时间段称为一个时钟周期。
P131指令周期常常用若干个CPU周期数来表示。
一个CPU周期又包含若干个时钟周期(节拍脉冲或T周期)。
4.用方框图语言表示指令周期。
P139图5.14用方框图语言表示指令周期
P128图5.1CPU模型
P181参见上图的数据通路,画出取数指令“LAD(R3),R0”的指令周期流程图,其含义是将(R3)为地址数存单元的内容取至寄存器R0中,标出各微操作控制信号序列。
5.微命令、微操作、相容性微命令、相斥性微命令的概念。
P145微命令:
控制部件通过控制线向执行部件发出的各种控制命令。
微操作:
执行部件接受微命令后所进行的操作。
相容性微命令:
在同时或同一个CPU周期内可以并行执行的微操作。
相斥性微命令:
不能在同时或不能在同一个CPU周期内并行执行的微操作。
6.微指令与机器指令的关系。
P1501.一条机器指令对应一个微程序,这个微程序是有若干条微指令组成的。
2.指令与内存储器有关,微指令与控制存储器有关。
3.一条指令对应一个指令周期,一条微指令对应一个CPU周期。
7.流水线中的三种相关、三种数据相关的名称与判断。
P164资源相关,数据相关,控制相关
三种数据相关的名称:
写后读(RAW)读后写(WAR)写后写(WAW)
P165
8.流水时空图的画法、吞吐率和加速比的计算。
P18213.指令流水线有取址(IF),译码(ID),执行(EX),访存(MEM),写回寄存器堆(WB)五个过程段,共有20条指令连续输入此流水线。
(1)画出流水处理的时空图,假设时钟周期为100ns。
(2)求流水线的实际吞吐率(单位时间里执行完毕的指令数)。
(3)求流水线的加速比。
第六章
1.总线带宽的计算。
P185
2.总线中信息的传送方式有哪几种,各有什么特点?
P190串行传送,并行传送和分时传送。
串行传送:
只需要一条传输线,且采用脉冲传送;
需要指定位时间,传送时低位在前,高位在后。
并行传送:
信息有多少二进制位组成,就需要多少条传输线,采用电位传送;
并行数据传送比串行数据传送快得多。
分时传送:
一是采用总线复用方式,某个传输线上既传送地址信息,又传送数据信息。
为此必须划分时间片,以便在不同的时间间隔中完成传送地址和传送数据的任务。
另一种概念是共享总线的部件分时使用总线。
3.串行方式下波特率的计算及波形图的画法。
P193
4.总线的仲裁方式有哪些?
集中式仲裁下几种方式各自的特点。
集中式仲裁和分布式仲裁。
集中式仲裁:
P194
(1)链式查询方式:
总线授权信号BG串行的从一个I/O接口传送到下一个I/O接口。
优点:
只用很少几根线就能按一定优先次序实现总线仲裁,并且容易扩充。
缺点:
对询问链的电路故障很敏感,优先级固定,离总线仲裁器越近优先级越高。
。
(2)计数器定时查询方式:
如果计数从“0”开始,则与链式查询方式相同;
如果计数从中止点开始,则每个设备使用总线的优先级相等。
(3)独立请求方式:
每一个共享总线的设备均有一对总线请求线BR和总线授权线BG。
响应时间快,对优先次序的确定相当灵活。
5.总线的定时有哪几种?
各自的特点。
P196
同步定时和异步定时。
同步定时:
采用公共时钟,每个功能模块什么时候发送或接收信息都由统一时钟规定,同步定时具有较高的传输频率。
异步定时:
不需要统一的公共时钟信号,总线周期的长度是可变的,不把响应时间强加到功能模块上。
允许快速和慢速的功能模块都能连接到同一总线上。
但增加了总线的复杂性和成本。
第七章
1.外围设备的作用和分类。
P209
除了CPU和主存外,计算机系统的每一部分都可作为一个外围设备来看待。
外围设备的作用是在计算机和其他机器之间,以及计算机与用户之间提供联系。
分类:
输入设备,输出设备,外存设备,数据通信设备,过程控制设备。
2.磁盘存储器的主要技术指标及相关计算。
P216
1英寸=25.4毫米
磁盘存储器的主要技术指标:
存储密度,存储容量,平均存取时间,数据传输率。
存储密度分道密度,位密度和面密度。
道密度是沿磁盘半径方向单位长度上的磁道数,单位道/英寸。
位密度是磁道单位长度上能记录的二进制代码位数,单位位/英寸。
面密度是位密度和道密度的乘积,单位位/平方英寸。
存储容量是一个磁盘存储器所能存储的字节总数。
平均存取时间:
存取时间是指从发出读写命令后,磁头从某一起始位置移动至新的记录位置,到开始从盘片表面读出或写入信息加上传送数据所需要的时间。
包括:
找道时间,等待时间和数据传送时间。
找道时间:
将磁头定位至所要求的磁道上所需的时间。
等待时间:
找道完成后至磁道上需要访问的信息到达磁头下的时间。
数据传送时间:
磁头读取所访问的信息所用的时间。
数据传输率:
磁盘存储器在单位时间内向主机传送数据的字节数。
P217
P2346.某双面磁盘,每面有220道,已知磁盘转速r=4000转/分,数据传输率为185000B/s,求磁盘总容量。
每道存储量=185000B/s*60s/4000转/分=2775B
磁盘总容量=2775B*220*2=1221000B=1.16MB
P23410.一台活动头磁盘机的盘片组共有20个可用的盘面,每个盘面直径18英寸,可供记录部分宽5英寸,已知道密度为100道/英寸,位密度为1000位/英寸(最内道),并假定各磁道记录的信息位数相同。
试问:
①盘片组总容量是多少兆位?
②若要求数据传输率为1MB/s,磁盘机转速每分钟应是多少转?
①盘面内径=18/2-5=4英寸每盘面道数=5*100=500道
每道存储量=2*3.14*4*1000=25120b
盘片组总容量=25120b*500*20=251.2兆位
②转速r=(1MB/s*60s)/25120b≈19108.3=19109(转)
3.磁盘cache与主存cache的异同点。
P218主存cache在CPU和主存之间,存取时间短,全用硬件来实现。
磁盘cache在主存和磁盘之间,一次存取的数量大,数据集中,速度要求较主存的cache低,一般由硬件和软件共从完成。
4.分辨率、灰度级、刷存、刷存带宽的概念和有关计算。
P224
分辨率是指显示器所能表示的像素个数。
灰度级是指黑白显示器中所显示的像素点的亮暗差别,在彩色显示器中则表现为颜色的不同。
灰度级越多,图像层次越清楚逼真。
刷存(刷新存储器)是指存储一帧图像信息的存储器。
存储量M=r*C。
分辨率r越高,颜色深度C越多,刷新存储器容量越大。
如分辨率为1024*1024,256级颜色深度的图像,存储容量M=1024*1024*8bit=1MB。
第八章
1.CPU与外围设备的信息交换方式有哪几种,各自特点是什么?
程序查询方式,程序中断方式,直接内存访问(DMA)方式,通道方式。
程序查询方式:
数据在CPU和外围设备之间的传送完全靠计算机程序控制。
CPU的操作和外围设备的操作能够同步,而且硬件结构比较简单。
外围设备动作很慢时将浪费CPU很多时间。
程序中断方式:
当一个中断发生时,CPU暂停它的现行程序,而转向中断处理程序程序。
当中断处理完毕后,CPU又返回到它原来的程序停止的地方继续执行。
适用于随机出现的服务,并且一旦提出要求,应立即执行。
直接内存访问(DMA)方式:
一种完全由硬件执行I/O交换的工作方式。
DMA控制器从CPU完全接管对总线的控制。
数据交换不经过CPU,而直接在内存和外围设备之间进行,以高速传送数据。
数据传输速率很高,传输速率仅受到内存访问时间的限制。
适用于内存和高速外围设备之间大批数据交换的场合。
通道方式:
通道是一个具有特殊功能的处理器,可以实现对外围设备的统一管理和外围设备与内存之间的数据传送。
2.中断处理过程中需注意的问题。
程序中断方式,外界中断请求是随机的,但CPU只有在当前一条指令执行完毕后,转入公操作时才受理设备的中断请求。
当CPU响应外设的中断请求时,CPU发出中断响应信号,同时关闭中断(“中断屏蔽”触发器置“1”),并且把程序计数器PC的内容,以及当前指令执行完毕后CPU的状态都保存到堆栈中去;
中断处理过程是由硬件和软件结合来完成的。
3.多级中断结构中是怎样实现中断嵌套的?
P247
1.在一个多级中断结构中,若有n级中断,在CPU中就有n个中断请求触发器和n个中断屏蔽触发器。
2.在某一级中断被响应后,要置“1”(关闭)本级和优先权低于本级的中断屏蔽触发器,置“0”(开放)更高级的中断屏蔽触发器。
使用中断堆栈保存现场信息。
保存和恢复现场的过程按先进后出的顺序进行。
3.当本级或低级中断源发出中断请求信号,则不响应;
当更高级的中断源发出中断请求信号时,则重复上一步的操作。
4.DMA传送方式有哪些?
各自特点。
P254
停止CPU访问内存,周期挪用,DMA与CPU交替访问内存。
停止CPU访问内存:
DMA完全占有总线。
优点是控制简单,适用于数据传输率很高的设备进行成组传送。
缺点是内存的效能没有充分发挥,相当一部分内存工作周期是空闲的。
周期挪用:
当I/O设备没有DMA请求时CPU按程序要求访问内存;
一旦I/O设备有DMA请求,则由I/O设备挪用一个或几个内存周期。
适用于I/O设备读写周期大于内存存储周期的情况。
DMA与CPU交替访问内存:
如果CPU的工作周期比内存存取周期长得多,此时采用交替访内的方式可以使DMA传送和CPU同时发挥最高的效率。
不需要总线使用权的申请,建立和归
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