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基于FPGA多功能频率计的设计论文
基于FPGA的多功能频率计的设计
摘要
数字频率计是一种基本的测量仪器。
本设计根据等精度的测量原理进行设计,克服了传统的频率计的测量精度随被测信号频率的变动而改变的缺点。
等精度的测量方法在具有较高测量精度的同时,在整个频率区域保持有恒定的测试精度。
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本文论述了利用FPGA/CPLD进行频率测量技术,设计了一个8位数字显示的等精度频率计。
它采用Verilog/VHDL硬件描述语言编写程序,在QuartusII软件开发集成环境下进行仿真,包括设计输入、编译、软件仿真、下载和硬件仿真等全过程。
软件设计模块分为被测信号、频率测量、周期测量、数码管显示共四个模块。
硬件采用Altera公司的CycloneII开发板EP2C8Q208C8N,系统时钟为50MHZ,该频率计的频率测量范围为15HZ-10MHZ。
经过仿真下载验证,能够实现等精度测频率和周期的功能,证明该设计方案切实可行。
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关键词:
数字频率计,FPGA/CPLD,Verilog/VHDL语言
Abstract
DigitalFrequencyMeterisabasicmeasuringinstrument.Accordingtotheprincipleofequalprecisionmeasurement,thisdesignovercomestheshortcomingsofthetraditionalfrequencymetermeasurement,whoseaccuracychangeswiththemeasuredsignalfrequency.Methodssuchasprecisionmeasurementswithitshighaccuracy,whiletheentirefrequencyregiontomaintainaconstantprecision.濫驂膽閉驟羥闈詔寢賻。
ThisarticlediscussesfrequencymeasurementtechnologyusingFPGA/CPLD,andcompletesthedesignofan8-bitdigitalprecisionfrequencymeter.ItbasedonVerilog/VHDLdescriptionofaprogramminglanguageunderQuartusⅡsimulationenvironment.Itisdividedintofourmodules:
themeasuredsignal,frequencymeasurement,periodmeasurement,digitaldisplay.HardwaredesignusesthedevelopmentboardEP2C8Q208C8NmanufacturedbyAltera'sCycloneII.Itssystemclockis50MHZ.Thisfrequencymeter’sfrequencymeasurementrangesfrom15HZto10MHZ.Thisdesignincludesthewholeprocessofinput,compilation,softwaresimulation,downloads,andhardwaresimulation.Precisionfrequencyandperiodmeasuringisachievedthroughsimulationdownload,whichdemonstratesthatthedesignschemeispracticable.銚銻縵哜鳗鸿锓謎諏涼。
Keywords:
Digitalfrequencymeter,FPGA/CPLD,Verilog/VHDL.挤貼綬电麥结鈺贖哓类。
第一章绪论
1.1研究背景及意义
频率是电信号中重要的物理量,在电子、通信系统中,信号的频率稳定度决定了整个系统的性能的稳定度,因此系统设计的重要内容是能准确测量信号的频率。
频率计是计算机、通信设备和仪器仪表等诸多领域中不可缺少的测量仪器。
随着现代数字电子技术的进一步发展,频率已成为电子测量技术中最基本最常见的测量数据之一,数字频率计及其设计也越来越广泛的受到关注。
FPGA是在PAL,GAL等逻辑器件基础上发展起来的新型高性能可编程逻辑器件,同以往的可编程逻辑器件相比,FPGA的规模较大,集成度较高,适用于高速、高密度的高端数字逻辑电路设计领域。
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传统的数字频率计一般由分离的单个元件连接而成,传统数字频率计的测量范围、精度和速度受到的限制性比较大。
单片机的发展与应用改良了一些不利因素,但由于单片机性能本身也受到其工作频率及内部计数器位数等因素的影响,因此数字频率计的稳定性方面没有得到突破性的进展。
随着可编程逻辑器件FPGA技术的发展,将大量的不同的逻辑功能集成于单个器件中,根据不同的需要提供的门数范围从几百门到上百万门,从根本上解决了单片机的先天性限制问题。
基于FPGA的数字频率计不仅在集成度方面远远超过了传统的数字频率计,而且在基准频率及精度等外部条件允许的情况下,根据不同需要对精度和频率范围,只需对硬件描述语言进行一定的改动,即可达到更改系统的精度和频率范围的目的。
这种对硬件描述语言的改变很少涉及到硬件电路的大范围改动,因此降低了系统的整体造价。
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在现代数字电路设计中,采用FPGA结合硬件描述语言可以设计出各种复杂的时序和逻辑电路,具有设计灵活、可编程和高性能等优点。
本文将介绍一种以FPGA为控制核心,根据等精度测频原理,能够实现显示被测频率信号频率和周期的数字频率计的设计。
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1.2论文的研究内容及结构安排
本文主要内容如下:
第一章,为本设计的绪论,交代了数字频率计的研究背景及现状;另介绍了本论文的研究内容及结构安排。
第二章,介绍了数字频率计的工作原理,对比了直接测频法、直接测周法实现的频率计的优缺点,并介绍等精度频率测量的理论基础和设计方案。
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第三章,等精度频率计FPGA的系统设计。
开发板EP2C8Q208C8N介绍,频率计总体设计,信号源模块,计数器模块,周期模块,显示模块设计过程,并且给出它们的封装图形和仿真结果。
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第四章,总体设计验证。
通过把设计下载到开发板上,并实际用于频率周期测量,从而发现设计的不足和错误之处并加以改正。
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第五章,本次毕业设计的总结与展望。
第二章频率测量原理概述
2.1开发平台及FPGA/CPLD简介
2.1.1QuartusII简介
QuartusII是Altera提供的FPGA/CPLD开发集成环境,Altera是世界上最大的可编程逻辑器件供应商之一。
它提供了一种与结构无关的设计环境,使设计者能方便地进行设计输入、快速处理和器件编程。
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Altera的QuartusII提供了完整的多平台设计环境,能满足各种特定设计的需要,也是单芯片可编程系统(SOPC)设计的综合性环境和SOPC开发的基本设计工具,并为AlteraDSP开发包进行系统模型设计提供了集成组合环境。
QuartusII设计工具完全支持VHDL、Verilog的设计流程,其内部嵌有VHDL、Verilog逻辑综合器。
QuartusII也可利用第三方的综合工具。
同样,QuartusII具备仿真功能,同时也支持第三方的仿真工具,如ModelSim。
此外,QuartusII与MATLAB和DSPBuilder结合,可以进行基于FPGA的DSP系统开发和数字通信模块的开发。
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QuartusII编译器支持的硬件描述语言有VHDL、VerilogHDL及AHDL(AlteraHDL)。
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QuartusII支持层次化设计,可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块(元件)进行调用,从而解决了原理图与HDL混合输入设计的问题。
在设计输入之后,QuartusII的编译器将给出设计输入的错误报告。
QuartusII作为目前CPLD/FPGA开发工具理想的综合、仿真软件,具有许多优良的特性。
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2.1.2FPGA/CPLD简介
FPGA和CPLD都是高密度现场可编程逻辑芯片,都能够将大量的逻辑功能集成于一个单片集成电路中,其集成度已发展到现在的几百万门。
复杂可编程逻辑器件CPLD是由PAL(ProgrammableArrayLogic,可编程数组逻辑)或GAL(GenericArrayLogic,通用数组逻辑)发展而来的。
它采用全局金属互连导线,因而具有较大的延时可预测性,易于控制时序逻辑;但功耗比较大。
现场可编程门阵列(FPGA)既有门阵列的高逻辑密度和通用性,又有可编程逻辑器件的用户可编程特性。
FPGA通常由布线资源分隔的可编程逻辑单元(或宏单元)构成数组,又由可编程I/O单元围绕数组构成整个芯片。
其内部资源是分段互联的,因而延时不可预测,只有编程完毕后才能实际测量。
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FPGA/CPLD的主要优点如下:
编程方式简便、先进。
FPGA/CPLD产品越来越多地采用了先进的IEEE1149.1边界扫描测试(BST)技术和ISP(在系统配置编程方式)。
在+5V工作电平下可随时对正在工作的系统上的FPGA/CPLD进行全部或部分地在系统编程,并可进行多芯片串行编程,对于SRAM结构的FPGA,其下载编程次数几乎没有限制。
这种编程方式可轻易地实现红外编程、超声编程或无线编程,或通过电话线远程在线编程。
这些功能在工控、智能仪器仪表、通讯和军事上有特殊用途。
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高速。
FPGA/CPLD的时钟延迟可达纳秒级,结合其并行工作方式,在超高速应用领域和实时测控方面有非常广阔的应用前景。
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高可靠性。
FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于同一芯片中,从而大大缩小了体积,易于管理和屏蔽。
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开发工具和设计语言标准化,开发周期短。
由于FPGA/CPLD的集成规模非常大,集成度可达数百万门。
因此,FPGA/CPLD的设计开发必须利用功能强大的EDA工具,通过符合国际标准的硬件描述语言(如VHDL或Verilog-HDL)来进行电子系统设计和产品开发。
由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所用的FPGA/CPLD器件的硬件结构没有关系,所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性,它几乎可用于任何型号的FPGA/CPLD中,由此还可以以知识产权的方式得到确认,并被注册成为所谓的IP芯核,从而使得片上系统的产品设计效率大幅度提高。
由于相应的EDA软件功能完善而强大,仿真方式便捷而实时,开发过程形象而直观,兼之硬件因素涉及甚少,因此可以在很短时间内完成十分复杂的系统设计,这正是产品快速进入市场的最宝贵的特征。
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功能强大,应用广阔。
目前,FPGA/CPLD可供选择范围很大,可根据不同的应用选用不同容量的芯片。
2.2数字频率计工作原理概述
频率计又称频率计数器,是一种专门对被测信号频率进行测量的电子测量仪器。
其最基本的工作原理为:
当被测信号在特定时间段T内的周期个数为N时,则可以得出被测信号的频率f=N/T。
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