基于FPGA的全数字锁相环的设计 17000 源代码Word文件下载.docx
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Candidate:
MaRuoxi
Specialty:
ElectronicInformationEngineering
Class:
15-2
Supervisor:
LecturerTongNingning
HeilongjiangInstituteofTechnology
2019-06·
Harbin
摘要
伴随当下集成电路体系的迅猛发展,锁相环当下发展为设计集成电路的主要构成,基于此研究其具备显著的现实层面的含义。
针对传统类型的锁相环而言,其普遍为数模混合电路,工艺层面其同系统芯片之下的数字电路具备兼容层面的问题,基于此构建同数字电路比较兼容的全数字锁相环(ADPLL)具备一定的价值。
构建ADPLL可应用设计数字电路之中的流程,也就是首先编撰了硬件描述语言,此后综合逻辑,基于此对ADPLL具备极强的可进行移植的属性。
该文章在对锁相环基本原理描述过程中,归纳论述了全数字锁相环下的相关优势,可以了解到对全数字锁相环而言,其具备很多的优点,出于具备数字的属性,可以很快的对ADPLL进行捕获,基于此对ADPLL而言,特别需要进行分析和研究。
按照分析全数字锁相环,实现了其主子模块的构建和确定,设定了诸多的子模块,即鉴相器子模块、K变模可逆计数器子模块、脉冲加减器子模块和分频器子模块,以及设定关键参数的程序,融合该设计下的仿真波形细致的论述了数字锁相环的工作环节。
最终出于QuartusII仿真平台针对锁相环其在FPGA中落实波形仿真,其证明构建的锁相环,具备优良的性能,可更好的契合预期成效。
关键词:
FPGA;
锁相环;
子模块;
QuartusII;
波形仿真
ABSTRACT
Withtherapiddevelopmentofthecurrentintegratedcircuitsystem,thephase-lockedloophasnowevolvedintothemaincomponentofthedesignofintegratedcircuits.Basedonthisresearch,ithasasignificantrealisticlevel.Forthetraditionaltypeofphase-lockedloop,itisgenerallyadigital-analoghybridcircuit.Attheprocesslevel,ithasthecompatibilitylevelproblemwiththedigitalcircuitunderthesystemchip.Basedonthis,anall-digitalphase-lockedloopcompatiblewiththedigitalcircuitisconstructed.ADPLL)hasacertainvalue.TheconstructionoftheADPLLcanbeappliedtotheflowofdesigningdigitalcircuits,thatis,thehardwaredescriptionlanguageisfirstcompiled,andthentheintegratedlogicisbasedontheextremelyportablenatureoftheADPLL.
Intheprocessofdescribingthebasicprincipleofthephase-lockedloop,thispapersummarizestherelatedadvantagesundertheall-digitalphase-lockedloop.Itcanbeunderstoodthatfortheall-digitalphase-lockedloop,ithasmanyadvantages,fortheattributewithnumbers.TheADPLLcanbecapturedveryquickly,basedonwhichanalysisandresearchisparticularlyneededfortheADPLL.
Accordingtotheanalysisoftheall-digitalphase-lockedloop,theconstructionanddeterminationofitsmainsub-moduleisrealized,andmanysub-modulesareset,namelythephasedetectorsub-module,theK-modulereversiblecountersub-module,thepulseadder-subtractersub-moduleandthefrequencydivision.Thesub-module,aswellastheprogramforsettingkeyparameters,combinesthesimulationwaveformsofthedesigntodiscusstheworkingphaseofthedigitalphase-lockedloop.Finally,theQuartusIIsimulationplatformimplementswaveformsimulationintheFPGAforthephase-lockedloop,whichprovesthattheconstructedphase-lockedloophasexcellentperformanceandcanbettermeettheexpectedresults.
Keywords:
FPGA;
phase-lockedloop;
sub-module;
QuartusII;
waveformsimulation
第1章引言
1.1选题的目的意义
现在社会,下班看电视或在车里听收音机已经是日常休闲项目,让我们体会着锁相环(PLL-Phase-LockedLoop)对人们的日常生活带来的便利。
锁相环可以让我们清楚的看到没个频道播放的内容,随意地变换频道,还可以让我们在自驾旅途中听到清晰悦耳的广播。
不仅仅在日常生活中有广泛应用,而且还在高科技层面,锁相环具备显著的功效,例如,其可以提取隐藏在噪音之中的游泳信号,进而确保位于有地面之中的接收设备可独具宇宙飞船、卫星等反馈的信息进行接收。
当下,锁相环被当作雷达、通信、电子仪器、导航等设备下必要的存在,对锁相技术而言,其当下发展为所有电子信息技术的工作成员需要了解的知识。
锁相环可以获得大量的使用,主要是由于其具备窄带跟踪性能,可落实调解调制、合成频率、测距测速、同步提取、变换微量频率等。
对窄带跟踪性能而言,其具备2个层面的含义:
第一为输入信号层面的跟踪性;
其二为输入噪声窄带滤波性能。
对环路而言,岂可实现输入信号载频的跟踪,其不但对输入信号载频跟踪,还对由于基带信号调相(或调频)导致的相位、频率产生的改变。
首个为调制跟踪性,其后为载波跟踪性。
对载波跟踪过程中不具备稳态频差,在具备高稳定晶体振荡输入信号的情况下,通过锁相环可形成同晶振拥有一样稳定属性的频率各不相同的信号,其为合成频率。
环内实现基带信号注入过程中,可实现调角信号的形成,该信号层面的载频稳定度同输入晶振信号具备相同的稳定性,且对载频信号改变,在输入信号是已经进行调信号环节下,通过锁相环对相干载波进行提纯,落实相干解调,可应用锁相环直接的对基带信号进行解调。
出于环路拥有窄带滤波特性,针对锁相鉴频器而言,可实现解调门限的拓宽。
并且出于锁相环拥有窄带跟踪性,可实现测速测距、同步信号质量均具备较高的精准度。
锁相的概念大约是在1830年提出的,并且迅速地在电子信息工程等领域有了极大的发展。
在全数字锁相环之中,针对输出信号而言,对其落实改变相位,并非是进行模拟。
出于针对环路部件而言,所有的都是使用数字电路落实,基于此将其叫做全数字锁相环。
在传统类型的锁相环下,具备鉴相属性的饱和晶体管部件、零点漂移初始校准等相关问题,设计环节,需要诸多外部层面的使用,导致系统不具备平稳的参数,而且芯片实现寄生电容的提高,扩充了中心频率的变化范畴。
针对电路而言,其为对电路进行模拟,具备电阻、电容,对于该类型的无源器件而言,其需要首先进行设计,耗费了面积,具备很差的可移植属性,但是针对全数字锁相环而言,根本就没有上面的问题。
对比传统类型的锁相环而言,其产生错误的概率比较低,主要是出于该类型的锁相环只可具备截止、导通的状态。
针对该类型的锁相环而言,其具备全数字类型的电路,不具备无源器件,对比起面积要更加的小,基于此拥有优良的可移植的属性。
上面的分析均证明该类型的发展为必然的结果,其也是落实该设计的主要目标[1]。
下面主要总结出四点FPGA的优点:
性能—利用硬件并行的优势。
对于FPGA而言,其突破了顺序落实的方式,在每周期之中可实现更多任务的落实,其运算技能比数字信号处理器(DSP)更好。
硬件方面输出、输入(I/O)主要是为了契合应用层面的需要构建了更加专业化、更快响应的功效。
上市时间——虽然对上市制约的因素比较多,对FPGA技术而言,其拥有快速原型、灵活性较高的技能。
对用户而言,其可对某概念、想法进行测试,且在硬件下予以验证。
不需要对自定制ASIC设计的时间进行等待。
其用户可在很短时间内落实FPGA修改和迭代设计,为实现时间的节约。
商用现成(COTS)硬件可构建直接到达用户可进行编程的FPGA芯片下,其I/O具备不同的种类。
针对较高等级软件而言,由于其的普及,实现了抽象层、曲线学习的降低,且构建有用的IP核(预置功能)处理信号、落实高端控制[3]。
成本—针对自定制ASIC设计而言,其在非经常性工程(NRE)之中的经费比通过FPGA硬件模式形成的经费比较多。
针对ASIC设计而言,其历经诸多层面的投资证明对原始设备制造商而言,其每年均需要实现数千芯片运输,但用户诸多需求的为自定义层面的硬件功效,进而落实了开发系统。
可编程芯片代表了用户可省却了组装、制造层面的时间和成本。
系统需求持续产生改变,但对FPGA设计形成的费用进行改变,对比ASCI而言,特别的不值得一提[4]。
稳定性—软件构建了环境优良的变成体系,针对FPGA电路而言其为落实编程“硬”执行的环节。
出于处理器的系统通常涵盖了诸多抽象层,可在诸多进程下落实资源的共享,任务的规划。
驱动层控制着硬件资源。
针对任何处理器内核,其每次只可以对1任务指令进行执行,并且对系统而言,其可能遭受取占风险的可能。
但是针对FPGA而言,其根本就不需要对操作系统进行使用,实现稳定性层面产生问题概率的降低。
另一层面而言,对锁相环路而言,其具备自我优势。
具备下面4个层面的优势:
第一,具备优良的载波跟踪的属性;
第二为具备优良的门限属性;
第三为具备优良的窄带滤波特性;
第四为便于集成化。
1、跟踪特性。
锁相环层面的输出伴随输入相位、频率的改变进行改变,进而落实输出信号跟踪输入信号。
在稳定环路后,输出、输出信号的差距被控制在某范畴之中。
针对载波跟踪特性而言,其在接收微弱信号、通信、空间技术层面具备大量的使用[5]。
2、窄带滤波特性。
出于信号频率周边具备低频干扰噪声进入环路,在VCO输出频率维持在输入参考频率之上的情况下,诸多的干扰噪声遭受环路滤波器低通特性层面的抑制,导致降低了干扰压控振荡器(VCO)。
基于此针对锁相环而言,其在抑制噪声干扰中,其功效为窄带高频带滤波器,其窄带滤波特性比较优良,其具备狭窄的通带,对中心频率而言,其维持在几百兆赫兹之中,针对带宽维持在几赫兹。
并且作为优良性能的跟踪滤波器,针对PLL而言,其可对环路滤波器参数、锁相环环路额增益进行改变,实现带宽的改变,进而实现拥有较低信噪比、具移大有载频漂的空间信号[6]。
3、良好的门限特性。
调频通信下,锁相环当作鉴相器,具备门限功效。
对比传统类型的非线性器件,针对锁相环而言,其门限终点为环路信噪比进行决定的。
且其具备控制反馈的功效,环路位于跟踪调制环节,导致箱底了相位误差,进而运用环路功效,降低了鉴相器非线性层面的影响,实现了门限特征的有效改善。
将环路当作FM解调器过程中,对比普通类型的鉴相器,其具备5dB的门限改善。
4、易于集成化。
锁相环是相位反馈控制体系,对电路而言,无需应用电感线圈可落实在频率中输出信号针对输入信号的自动追踪。
出于该层面的属性,针对锁相环而言,其具备集成化、数字化的优势。
出于其具备上面的优势,导致该技术被大量的使用在数字通信、模拟、无线电等层面之中[7]。
在侦查电子、通信、广播、雷达、电视、导航、干扰、抗干扰等诸多层面。
而且其在海洋学、生理学、气象学等也获得了使用。
自从提出了自锁相环,其在很多层面获得了大量的使用,针对人生活、生产形成了很大的影响。
电力体系层面,在处理、分析电信号过程中,为实现出于栅栏效应、泄漏频谱导致的测量误差的解决,大量的应用了锁相环产生了同步采样电路,在本质上对泄露频谱导致的误差测量进行了解决。
在当下的电子体系下,对锁相环而言,其为必备的器件[8]。
对锁相环而言,应用其很大的对我们生活、生产形成了改善。
在当下诸多工程体系下,构建的锁相环,必然需要对其频率范畴进行了解,按照其范畴对数控振荡器中心频率进行确定。
出于具备固定的中心频率,针对该种类别的锁相环而言,不能落实自适应调整环路带宽。
基于此,倘若在输入信号具备很大的频率改变的基础下,环路无法伴随外面输入信号的更改产生更改,该时期不具备稳定的环路,还有可能具备失锁。
并且,针对环路而言,其对噪声的抗干扰技能、锁定时间具备矛盾,在进行很短时间的锁定情况下,针对环路而言,其具备比较低的抗干扰性,与此对应的,在具备有沥青的抗干扰属性的情况下,环路需要很长时间的锁定[9]。
与此同时,在锁相环位于锁定情况下,在输入信号具备很小改变的基础下,会在很短的时间内跟踪,但倘若输入信号产生了阶跃式的改变,环路会重新落水捕捉、锁定的全部环节,该环节通常历经诸多周期方可被重新进行锁定,基于此提高了锁定环路的时间,对其工作质量具备一定的影响。
基于此,按照此前蛇酒锁相环的问题,对全数字锁相环原理进行研究,实现全数字锁相环工作性能的持续提升,构建具备较强抗干扰技能、较宽相速、较快锁相速度、较强通用性、同步性的全数字锁相环而言,具备特别重大的意义和功效[10]。
1.2国内外研究现状
锁相环的概念早在18世纪就提出来了,1932年法国工程师在对零拍接收机研究时,又对接受无线电信号进行了描述。
1943年,出于成功的使用了锁相技术,对出于噪声导致画面抖动的情况进行了有效的控制,确保群体在荧幕下观看到稳定、清晰的画面。
此后,锁相环技术获得了迅猛的发展、大量的关注,且群体应用锁相环落实电视同步接收机下的彩色符载波信号[11]。
发展到1950年,针对锁相技术而言,其需求获得了迅猛的发展。
在最开始构建的人造地球卫星之中,出于无线电发射机具备很远的接收距离、较低的发射功率,导致很难对信号进行接收,且出于发射机振荡器自身层面的多普勒频移属性、频率漂移,导致其获得信号具备很低的准确率[12]。
倘若使用普通类型的固定中心频率滤波器,需要接收滤波器中心频率可对输入信号的改变进行记录,并且还需要具备狭窄的接收滤波器通带,主要是为了更好的步入到通带范畴之中。
针对锁相环路而言,其不但具备窄带滤波的功效,还需要对输入信号改变频率的情况进行跟踪,并且提纯隐藏在噪音之中的有用信号;
其后,锁定之后的信息不会在具备频差,可应用其针对多普勒频移数量锁相技术进行确定,在航空技术的快速发展中,其理论、应用也获得长足的发展。
1960年,维特比(Viterbi)办法了相干通信原理书籍,针对无噪声层面的锁相环非线性理论问题进行了分析和研究。
自1970年,查理思、里而斯(Lindscy)对其落实了非线性层面的研究,其理论研究均是运用诸多实验获得了结果。
当下国际层面的科研成员持续落实分析锁相技术的应用、理论[13]。
锁相环的首次广泛应用是在电视TV中,用发射的同频脉冲同步水平和垂直偏转振荡器。
从此以后,很多做不到的功能都可以通过锁相环技术实现,锁相环在电子学和通信领域中的应用越来越广泛。
在通信领域,锁相环的应用包含测试设备、频率合成器、数据调制一解调器、时钟正反馈、调频/调幅解调器以及要求高抗扰度和窄带宽的很多其他应用等;
不仅在通信领域发动机速有着广泛应用,还在控制系统、跟踪电压表及频谱分析器,微处理器中的时钟生成等领域也涉及到。
这些应用中需要的的技术和系统是很复杂难懂的,要求采用先进的科学技术和高科技的知识。
现在,大多数锁相环应用已经达到微波频率,并且还应用了移相器、信号分裂器、调制解调电路,其中虽然应用于微波频率的锁相环系统需要用分立元件组成,但是在频移键控(FSK)、调频及调幅解调等其他通信系统中,使用的频率一般低于100MHz,低成本、高性能的锁相环集成电路大有用武之地[14]。
无论工业还是日常生活中,锁相环电路的应用都经常见到。
例如频率合成器是锁相环的一种常用方式,在调频收音机、电视接收机和军事通信设备中发挥着重要的作用。
上个世纪年代产生了国际层面的首个锁相环集成电路芯片,鉴相器应用的为四象限正交模拟乘法器,针对环路滤波器而言,其应用的为无源、有源层面的RC滤波器进行落实,应用长时期使用到的压控振荡器对锁相环输出信号进行输出。
伴随电子信息技术的迅猛发展,实现了锁相环芯片系统产生数量、集成电路密度的提升,针对该类型的电路而言,其具备繁杂的工艺,涉及诸多的工艺品种[15]。
诸多方式均可以实现其制造工艺,例如BICMOS、双极(Bipolar)、CMOS、GaAs等。
针对CMOS器件而言,其在双极器件中不具备较快的速度。
针对GaAs工艺下通常被使用在高性能、高频情况下,但具备很高的代价[10]。
仅管针对CMOS而言,其具备较低的功耗,不具备较快的速度,轻易的可以落实、具备较低的成本等优势,基于此针对CMOS电路而言,其主要被应用在较大规模层面的染成电路下,具备广泛的使用。
当下国外使用了LOCMOS、I2L工艺,应用其构建规模比较大的集成类型的VHF/UHF频率合成器(具备1GHz的工作频率)。
锁相环的种类多种多样,可按照不同标准进行分类。
按照用途可以将其划分为专用、通用两种类型,通用类型的锁相环又被划分为部分多功能设计、多功能设计,进而契合不同用途之中的需求。
例如压控振荡器、鉴相器、模拟乘法器、波形发生器、频率合成器;
诸多集成部件普遍在内部运用单片锁相环实现联系各个层面,其可实现诸多功效的落实,其为部分层面的多功能设计[16]。
伴随电子通信的迅猛发展,成本、带宽、数据传输速度、功耗等均发展为集成电路特别重要的标准。
基于此,较高频率、集成度以及低功耗、全数字化当下已经发展为锁相环集成电路的主要发展方向,当下市场之中的锁相环集成电路具备特别多样的系列,例如CD4046、XR-200、560等均为具备典型性的集成电路。
2003年6月美国颁布的LMX243x系列PLLatinum锁相环芯片,其具备3GHZ之上的操作频率,可被应用在室内5.8GHz无绳电话、移动电话、无限局域网、基站等层面[17]。
对锁相环集成电路而言,其可以按照器件种类予以划分,涵盖了MOs锁相环、双极锁相环;
按照功能划分为数字、模拟层面的锁相环。
前一种分类很容易,后一种分类则有些麻烦。
出于在锁相环集成电路下,不但具备对数字信号进行处置的模块,并且还具备针对模拟信号进行处置的模块,其在本质上而言,为半数字、半模拟类型的混合器件。
例如,有些数字锁相环虽然有数字相位比较器,但它的压控振荡器受模拟信号(即低通滤波器产生的平均输出电压)的控制。
唯有全数字锁相环下并不涵盖了无源元件,例如电容、电阻,其所有的均为数字功能模块进行构建的[18]。
目前双极锁相环有好几种,如NE/SE500系列,由于它的速度快,驱动能力强,而且上市时间早,多数都是很流行的器件。
在CMOS4000系列中,锁相环集成电路只有一种,就是RCA的CD4046B微功耗锁相环和MOTOROLA的MC14046B锁相环,两个品种的性能和管脚是相容的,可互换使用[14]。
54/74HC高速CMOS数字集成电路下,具备3种的锁相环集成电路,其为锁相环HC/HCT7046A,其拥有锁定检测器;
VCO锁相环HC/HCT4046A;
全数字锁相环HC/HCT297。
目前第三代CMOS集成电路系列中尚未见开发了锁相环集成电路的报导,但是这种集成电路的工艺已经成熟,加上市场的需要,研发出锁相环集成电路也是指日可待的事[19]。
1.3主要设计内容及章节安排
本设计主要内容为基于FPGA或CPLD进行设计,应用硬件描述语言VHDL或VerilogHDL编程并在EDA开发平台上进行时序或功能仿真。
使其实现全数字锁相环的功能。
第1章引言,本章对设计的目的意义及所具有的应用价值进行了介绍,以便了解与本设计相关技术的发展状况。
第2章分析锁相环,该章节重点论述了其功能,论述了其3种状态。
第3章系统设计与实现,分别对四个模块鉴相器、数字环路滤波器、数字控制振荡器进行设计,然后在Quartus软件环境下进行编译仿真。
第4章系统调试,本章介绍了仿真的方法,然后对系统功能进行了测试。
第2章锁相环电路
2.1锁相环的基本工作原理
在设计数字锁相环之中,其应用的为模块化方式,对数字锁相环基础类型的电路结构予以研究和分析,对比此前设计的模拟锁相环,其为全部的数字体系,其表示该体系只具备逻辑器件,且在该体系中的所有信号均为数字类型的。
基于此ADPLL之中的全部信号均为比特、二进制类型的信号,其同经典类型的DPLL具备相同的情况,但针对该信号而言,其为“字”(word)信号,例如,在并行输出计数器、数据寄存器下器件实现信号(数字编码)的输出[20]。
2.2.1组成框图
为落实全数字锁相环,针对系统下的全部功能模块均需要使用纯数字层面的电路。
针对ADPLL类型的纯数字模块而言,特别多,且不同模块具备诸多选择。
其中会主要论述应用的数字木块。
该设计的类型的全数字的一阶锁相环,其具备图2.1的基本结构。
图2.1一阶全数字锁相环的基本结构
其重要的构成为数字环路滤波器、鉴相器、数字控制振荡器产生。
其中的数字滤波器为可逆计K变模计数器,通过脉冲减、加电路可被视为数字控制振荡器,外部晶振对N分频器N分频器、可逆计数器的时钟进行提供。
具体电路结构如图2.2所示。
图2.2全数字锁相环的电路结构
在诸多的锁相环下,DPLL、LPLL均为连续类型的时间体系,但是针对ADPLL而言,其为时间
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