北京大学数字逻辑电路期末考试试题及参考答案Word文档格式.docx
- 文档编号:17721398
- 上传时间:2022-12-08
- 格式:DOCX
- 页数:10
- 大小:146.40KB
北京大学数字逻辑电路期末考试试题及参考答案Word文档格式.docx
《北京大学数字逻辑电路期末考试试题及参考答案Word文档格式.docx》由会员分享,可在线阅读,更多相关《北京大学数字逻辑电路期末考试试题及参考答案Word文档格式.docx(10页珍藏版)》请在冰豆网上搜索。
5+l)=R5)S5)Q5)+S5)(触发器)并行比拟型
3.FieldProgrammableGateArray(现场可编程门阵列)19bits
4.F,F,F(1100,1111),无,有;
(1101,1011),无,有二、时序电路分析
答:
电子强答器一一%=0是清除信号,同时表示强答开始,A、B是2个强答输入信号。
当某个强答输入信号先出现上升沿,其对应输出为1,同时封锁对方的强答输入信号。
(5分)
波形如下所示(10分)
三、解:
1.修改状态转移图略(5分)
2.状态转移表(4分)
N
22(/1)
QM
Q)(〃)
。
2(〃+1)Q(〃+l)。
()(〃+1)
1
2
3
4
5
6
7
3.逻辑方程,采用D触发器实现
D。
=QiD1=Qd2=Q2Q1Q0+Q1Q0(6分)
.电路逻辑图略(5分)四、解:
相当于
1.状态转移图和功能(10分)
功能:
2.6+7.5=13.5ns,(5分)
评分细那么:
a),典型错误lCO+tSU=7.5+7.5=15ns;
源产66.7MHz.典型错误tPD+tco+tsu=10+7.5+7.5=25ns;
/wav^40MHz
b).典型错误tpD+tcMu=10+6+7.5=23.5ns;
力⑷-42.5MHz-2-
五、应用题1)按级间异步方式进行设计
2)按级间同步方式进行设计
D/OP
1/喧So
注:
状态图中不标NC异步清除
12
一.填空题(15分)
1.4比特二进制减计数器的初始状态从高位到低位依次为QdQcQbQa=0101,经过7个有效时钟周期后,其状态为5Qc082=.同步时序逻辑电路最简状态转移图中含m个状态,假定该电路所用触发器个数为九,那么用和九应满足如下关系;
用二进制异步计数器从0计到87,至少需要级D触发器
2.三个级联非门首尾相接构成的电路,会产生现象;
.由与非门构成的RS触发器,其特征方程为
3.常见的AD转换器有并行比拟型、逐位比拟型和双积分型ADC等,其中转换速度最快的是.FPGA是的英文缩写
4.假设一个存储器的容量是512K-8,那么其地址位宽为.判断题(正确填T,错误填F)
1)VHDL中不区分大小写,注释以开头
2)VHDL中实体名、结构体名都必须与该VHDL文件名相同
3)5V标准的TTL和CMOS中小规模组件可以直接相联.现有8位二进制补码表示的有符号数A=1010101和B=1010,那么:
A+B=,加法运算结果溢出,进位;
A-B=,减法运算结果溢出,借位。
二.(15分)分析如下图电路。
根据时、A和8的输入波形画出Qi
和Q波形(假定所有触发器初态为0),说明电路功能。
装订线内不要答题
答:
QiQID
Qci<
Rd十
A2i
三.(20分)同步时序逻辑电路设计:
按照附表,用D触发器和门电路设计一个计数器。
说明计数过程,画出逻辑图。
Qi
四.(15分)分析如下图的可编程逻辑电路
1)作出状态转移图,说明电路功能
装订线内不要答题
2)假设用GAL16V8-10器件实现该电路,计算该电路能到达的最高工作频率。
Partnumbers
Suffix
tpD
,co
GAL16V8.GAL20Vs
.7
73
GAL16V8.GAL20V8
-10
10
7.5
7,5
GAL16V&
G,4L20V8
45
15
8
GAL2OV8
-25
25
)5
PALCE22V1O
-5
—
PALCE22V10
r■f
4.5
G.4L22V10
40
f
2.5
r
(
GAL22V1O
-15
•25
13
TableTimingspecifications,innanoseconds,ofpopularbipolarandCMOSPLDs
注释:
少口:
该参数适用于组合逻辑电路输出。
它是指信号从一个输入引脚、
或双向引脚、或“反应”引脚输入传送到组合型输出的传播延迟。
“反馈”输入是“与或”阵列的一个内部输入,该阵列由一个内部宏单元的寄存器型输出驱动。
(0:
该参数适用于寄存器型输出。
它是指从CLK的上升沿开始,到产生一个输出为止的传播延迟。
tCF:
该参数也适用于寄存器型输出。
它是指从CLK的上升沿开始,到一个宏单元的寄存器型输出被送回到反应输入端为止的传播延迟。
如果e尸被指定,它通常小于幻0。
但是,有些厂商并不指定(户
这时你必须假设t(jp=t(2Qo
tSU:
该参数适用于传输到触发器D输入端的信号,包括输入引脚、
双向引脚或反应引脚输入。
它是指在CLK的上升沿到来之前,输入信号要到达稳定所必需的建立时间。
旧:
该参数也适用于传输到触发器D输入端的信号。
它是指在CLK
的上升沿到来之后,输入信号要到达稳定所必需的保持时间。
五.(20分)用两片带同步清除和同步置数端的8421BCD码计数器芯片74LS162接成六十进制计数电路(芯片功能表如下),其中CO为进位输出信号,。
,和。
,分别为置数输入和数据输出。
采用同步级联和异步级联两种方案进行设计(允许使用少量门电路),并说明各方案的优缺点。
装订线内SiS2QsQiQiQo史RLDacoCLR'
歆D3D2D]Do
LDCLR
SiS2Q3Q2QiQoLDbco
歌D3D2DQ不要答题
输入信号
74LS162芯片功能
CLR
LD
S2
Si
CP
X
T
清零
置数
计数
状态保持(CO=L)
状态保持(允许CO输出)
六.(15分)阅读以下VHDL程序LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYState_Machlis
装订线内
PORT(CP,D,NC:
INSTD_LOGIC;
OP:
OUTSTD_LOGIC);
ENDStateMachi;
ARCHITECTUREaOFState_MachlIS
TYPESTATEIS(SO,S1,S2,S3);
SIGNALPState,NState:
STATE;
BEGIN
Process(CP,NC)
BEGINIFNC='
O'
THEN
PState<
=SO;
ELSIFCP'
EVENTANDCP=TTHEN
PStatev=NState;
ENDIF;
ENDProcess;
PROCESS(D,PState)
BEGINCASEPStateIS
WHENSO=>
-STATESOIFD=TTHEN
NState<
OP〈='
;
ELSENState<
=SI;
OP<
='
WHENSI=>
-STATESIIFD=THEN
=S3;
OP<
ELSE
=S2;
-STATES2
-STATES3
WHENS2=>
IFD=OTHEN
=T;
WHENS3二〉IFD=OTHEN
OPv=T;
=o;
WHENOTHERS=>
NState<
ENDCASE;
ENDPROCESS;
ENDa;
1)画相应状态转移图,指出它是Mealy型还是Moore型状态机?
2)输入信号如下图,给出电路输出信号OP的波形(假定初态为SO)
装订线内答:
不要答题11
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 北京大学 数字 逻辑电路 期末考试 试题 参考答案