FPGA综合实验开发板实用指南Word格式.docx
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图3.实验板的JTAG下载接口信号分配图
1.4FPGA配置模式
Spartan-3的配置模式如下表所示。
配置模式
M2
M1
M0
配置时钟
主串(MasterSerial)
CCLKOutput(toPROM)
从串(SlaveSerial)
1
CCLKInput
主并(MasterParallel)
从并(SlaveParallel)
边界扫描(JTAG)
TCK
表中M2、M1、M0为模式选择的配置管脚。
配置管脚的PCB原理图及PCB实物图分别如图4所示。
图4中右边PCB实物图拨码开关S23,当拨码开关拨至下方(OFF)时为‘1’,拨码开关拨至上方(ON)时为‘0’。
图4.FPGA配置模式对应的配置管脚信号分配图
其中,HS(即HSWAP_EN)为普通I/O引脚在配置过程中的上拉使能。
默认情况下,HS被设置为高,此时在配置过程中关闭I/O引脚的上拉功能;
当其被设置为低时,I/O引脚在配置过程中具有上拉功能。
针对本实验板而言,值得关注的FPGA配置模式有三种,如图5所示。
(a)主串模式(FPGA提供CCLK给PROM)(b)从串模式(FPGA从片外获取CCLK)
(c)JTAG模式(片外配置时钟通过TCK输入)
图5.FPGA主要配置模式的信号连接关系图
本综合实验开发板采用的是两种配置模式(主串模式和JTAG模式)组合的配置方案,配置电路如图6所示。
图6.主串模式和JTAG模式的组合方式的配置电路
本综合实验开发板两个器件(FPGA和PROM)的编程下载和FPGA的两种配置模式(主串模式和JTAG模式)的基本原理见图7所示。
图7
开发板的编程下载与配置的基本原理
以JTAG模式对FPGA和/或PROM编程下载时,须确保{M2,M1,M0}=101。
在只进行了PROM编程下载,而未进行FPGA编程下载的情况下,PROM对FPGA的配置加载方式有如下两种(须确保{M2,M1,M0}=000)。
加载方式1:
开发板掉电后重新上电,PROM将自动加载FPGA。
加载方式2:
开发板不掉电的情况下,通过按动开发板上的S21按键(在JTAG接口上方),可完成PROM对FPGA的手动加载。
1.5FPGA芯片的片外时钟源
本综合实验开发板FPGA的片外时钟源为板载晶体提供。
时钟输入管脚为FPGA芯片的P79管脚。
板载晶体的时钟频率为33.8688MHz。
1.6实验板的测试用引脚
本FPGA综合实验开发板正面的左上角有三组引脚,每组两个,由上至下分别为:
VDD(5V外加电源),GND,+3.3V(板载稳压电源输出的主电源)。
1.7实验板的电源开关
电源开关详见图2中的标注。
在连接好开关稳压电源后,实验板上电是通过电源开关的拨动控制实现的。
1.8实验板的标准配件
◆直插式开关稳压电源(5V)1个
◆JTAG下载线1根
◆USB连接线1根
◆耳机1个
◆串口连接线1根
二、开发板主要资源
2.1矩阵键盘
矩阵键盘为4×
4结构,原理图如图8所示。
图8.4×
4矩阵键盘的原理图
其中按键输入信号4个,分别与FPGA的P124管脚、P122管脚、P120管脚、P119管脚连接。
键盘扫描信号4个,分别与FPGA的P123管脚、P117管脚、P116管脚、P115管脚连接。
2.2独立按键
独立按键共4个,原理图如图9所示,公共端接地。
图9.独立按键的原理图
其中S17按键与FPGA的P111管脚连接;
S18按键与FPGA的P113管脚连接;
S19按键与FPGA的P109管脚连接;
S20按键与FPGA的P114管脚连接。
2.3LED数码管
LED数码管为共阴极型,共有8个,原理图如图10所示。
图10.LED数码管的原理图(共阴极型)
其中段码信号8位(‘1’为有效),与FPGA管脚连接关系如下表所示。
段码
a
b
c
d
e
f
g
dg
FPGA管脚
P146
P144
P143
P141
P140
P139
P138
P137
位码信号8位(‘1’为有效),与FPGA管脚连接关系如下表所示。
位码
D1(驱动芯片有1级逻辑反相)
D2(驱动芯片有1级逻辑反相)
com1
com2
com3
com4
P135
P133
P132
P131
P130
P128
P126
P125
FPGA与LED数码管的连通性受控于拨码开关SW10的2号开关,当开关拨向下方即为通,开关拨至上方即为断。
2.4发光LED阵列
发光LED共有8个,原理图如图11所示。
图11.发光LED原理图
发光LED与FPGA管脚连接关系如下表所示。
发光LED
D3
D4
D5
D6
D7
D8
D9
D10
P102
P101
P100
P97
P96
P95
P94
P93
FPGA与发光LED的连通性受控于拨码开关SW10的1号开关,当开关拨向下方即为通,开关拨至上方即为断。
2.5串口
串口用于PC机与FPGA的串行通信。
串口与FPGA管脚的连接关系如图12所示。
串口2号引脚与FPGA的P205管脚连接、串口3号引脚与FPGA的P204管脚连接。
图12串口的原理图
2.6片外SRAM
FPGA的片外SRAM芯片型号为CY7C1018(容量为128K×
8bits),可作为FPGA的扩展存储器使用。
CY7C1018芯片与FPGA管脚连接关系如图13所示。
图13.SRAM(CY7C1018)与FPGA管脚连接关系图
2.7蜂鸣器
蜂鸣器与FPGA的P149管脚连接(带74HC245驱动)。
2.8耳机插孔
耳机插孔左右声道分别与FPGA的P148管脚和P147管脚连接(带74HC245驱动)。
2.9USB声卡
USB声卡的应用原理图如图14所示。
图14.USB声卡应用原理图
USB声卡的应用方案基于USB接口音频编解码器PCM2902实现。
音频信号通过USB接口进入PCM2902后以S/PDIF格式输出给FPGA芯片(与FPGA的P161管脚连接)。
完整的USB声卡Demo如图15所示。
图15.USB声卡Demo原理图
2.10JP4引脚
JP4引脚对应关系为(由上至下):
1.+3.3V
2.GND
3.FPGA的P156管脚
4.FPGA的P155管脚
5.FPGA的P154管脚
6.FPGA的P152管脚
7.FPGA的P150管脚
8.FPGA的P149管脚,且与蜂鸣器相连
9.FPGA的P148管脚,且与耳机插孔相连(声道1)
10.FPGA的P147管脚,且与耳机插孔相连(声道2)
2.11排针引脚
FPGA实验板左侧排针引脚(连接关系见附录),供用户自由分配使用。
FPGA实验板下侧排针引脚(连接关系见附录),供用户自由分配使用。
2.12Pdone引脚
Pdone引脚从左至右连接关系为:
左——与FPGA的P103管脚连接
中——与FPGA的P124管脚连接
右——GND
FPGA管脚分配表
FPGA管脚
连接位置
作用
FPGA
管脚
P79
33.8688MHz晶体
FPGA片外时钟
P111
S17左端
独立按键
P124
S1/5/9/13左端
矩阵键盘
P113
S18右端
P122
S2/6/10/14左端
P109
S19左端
P120
S3/7/11/15左端
P114
S20右端
P119
S4/8/12/16左端
P207
S21左端
FPGA手动加载
P123
S1/2/3/4右端
P117
S5/6/7/8右端
P116
S9/10/11/12右端
P115
S13/14/15/16右端
P203
A0
SRAM
(CY7C1018)
P200
A1
P199
A2
P198
A3
P197
D1、D2a段
LED数码管
P196
IO0
D1、D2b段
P194
IO1
D1、D2c段
P191
IO2
D1、D2d段
P190
IO3
D1、D2e段
P189
D1、D2f段
P187
A4
D1、D2g段
P185
A5
D1、D2dp段
P183
A6
D1com1
P184
A7
D1com2
P178
A8
D1com3
P180
A9
D1com4
P181
A10
D2com1
P182
A11
D2com2
P176
A12
D2com3
P175
IO4
D2com4
P172
IO5
P147
耳机右声道
耳机插孔
P171
IO6
P148
耳机左声道
P169
IO7
P161
PCM2902(S/PDIF)
USBtoS/PDIF
P168
P149
蜂鸣器
P167
A13
P205
UART数据收发
串口
P166
A14
P204
P165
A15
P103
Pdone左端
Pdone
P162
A16
Pdone中端
FPGA管脚分配表(续)
P2
FPGAIO引脚
用户自定义
FPGA引脚
P156
JP43脚
JP4
P3
P155
JP44脚
P4
P154
JP45脚
P5
P152
JP46脚
P7
P150
JP47脚
P9
P149
JP48脚
P10
P148
JP49脚
P11
P147
JP410脚
P12
P57
P13
P58
P15
P61
P16
P62
P18
P63
P19
P64
P20
P65
P21
P67
P22
P68
P24
P71
P26
P72
P27
P74
P28
P76
P29
P77
P31
P78
P33
P80
P34
P81
P35
P85
P36
P86
P37
P87
P39
P90
P40
P42
P43
P44
P45
P46
P48
P50
P51
P52
附录二、FPGA综合实验开发板实物照片
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