集成电路仿真应用设计分析报告Word格式文档下载.docx
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所谓完
整的系一致般包含中央办理器、储存器、以及外头电路等。
SoC是与其
它技术并行发展的,如绝缘硅(SOI),它能够供给加强的时钟频次,从
而降卑微芯片的功耗。
跟着电子技术开发应用对集成电路IC需求量的扩大和半导体工艺
水平的不停进步,超大规模集成电路VLSI技术迅猛发展。
目前的半导体
工艺水平己经达到了亚微米水平并正在向50nm以下发展,器件特色尺寸
愈来愈小,芯片集成规模愈来愈大,数百万门级电路能够集成在一个芯片上,芯片尺寸已从逻辑限制变成焊盘限制,我们一定找到与惯例集成
电路设计思想不一样的设计方式,它就是新世纪IC设计的主流技术。
SOC是微电子设计领域的一场革命,从整个系统的角度出发,把智能核、
信息办理体制、模型算法、芯片构造、各层次电路直至器件的设计密切
联合起来,在单个或少量几个芯片上达成整个系统的功能,既我们能够
把愈来愈多的电路设计在同一个芯片中,这里面可能包含有中央办理器
(CPU),嵌入式内存(Embeddedmemory)、数字信号办理器(DSP)、数字功
能模块(Digitalfunction)、模拟功能模块(Analogfunction)、模拟数字变换器(ADC)以及各样外头配置(USB,MPEG)等等,这是新发展的SOC技术。
SOC技术的研究、应用和发展是微电子技术发展的一个新的里程碑。
SOC能供给更好的性能、更低的功耗、更小的印制板.空间和更低的成本,
带来了电子系统设计与应用的革命性新改革,可宽泛应用于挪动电话、
硬盘驱动器、个人数字助理和手持电子产品、花费性电子产品等。
SOC
是21世纪电子系统开发应用的新平台
[1]。
1.1.2IP核
IP(IntelligenceProperty)是在FPGA设计中不行缺乏的构成部
分,也是自底向上设计方法学的理论基础。
跟着数字系统设计愈来愈复杂,重新开始设计系统中的每一个模块
是一件十分困难的事,并且会打打延伸设计周期,甚至增添系统的不稳
定要素。
IP的出现使得设计过程变得十分简单,用户甚至只需要将不一样
的模块连结起来,就能够实现一个完好的系统。
这样对减少产品的上市
时间、赚取早起的收益十分有益。
IP核是指用于产品应用专用的集成电路(ASIC)或可编程逻辑器件
(FPGA)的逻辑块或数据块。
将一些数字电路中常用但比较复杂的功能
模块,如FIR滤波器,SDRAM控制器,PCI接口等设计成可改正参数的模
块,让其余用户能够直接调用,这样就大大减少了工程师的负担,防止
重复劳动。
跟着CPDL/FPGA的规模愈来愈大,设计愈来愈负杂,使用IP
核是一个发展趋向。
跟着HDL的发展和标准化,世界上出现了一批利用HDL进行各样集
成电路功能模块专业设计的企业。
其详细任务是按常用或专用功能,用
HDL来描绘集成电路的功能和构造,并经过不一样级其余考证形成不一样级
其余IP核模块,供芯片设计人员来装置或集成采纳。
(1)软IP核往常使用HDL文本形式提交给用户,它已经过行为级设计优化和功能考证,但此中不含有任何详细的物理信息。
据此,用户能够综合出正确的门电路级网表,并能够进行后续构造设计,拥有强盛的灵巧性,能够很简单的借助EDA综合工具将其与其余外面逻辑电路联合成一体,更具不一样的半导体工艺,将其设计为拥有不一样性能的器件。
能够商品化的软IP内核的电路构造总门数一般都在5000门以上。
软IP
核又被称为虚构器件。
(2)硬IP核是鉴于某种半导体工艺的物理设计,,已有固定的拓扑
布局和详细工艺,并已经过工艺考证,拥有保证的性能。
其共给用户的
形式是电路物理构造掩模板图全套工艺文件,是能够拿来就用的骗局技
术。
(3)固IP核的设计深度介于软IP内核和硬IP内核之间,除了达成硬IP内核所拥有的设计外,还达成门电路级综合和时序仿真设计环
节,一般以门电路级网表形式提交用户使用。
常用的IP内核模块有各样不一样的CPU(32/64位构造CISC/RISC构造的CPU或8/16位微控制器/单片机,如8051等)、32/64位DSP(如320C30)、DRAM、SRAM、EEPROM、FLASH内存、A/D、D/A、MPEG/JPEG、USB、PCI、标准接口、网络单元、编译器、编码/解码器和模拟器件模块等。
丰富的IP内核模块库为迅速地设计专用集成电路和单片系统以赶快
占据市场供给了保证[2]。
数据传递
数据传递有串行传递和并行传递两种方法。
并行传输是构成字符的二进制代码在并行信道上同时传输的方式。
比如,8单位代码字符要用8条信道并行同时传输,一次传一个字符,
收、发两方不存在同步问题,速度快,但信道多、投资大,数据传输中
极少采纳[3]。
串行传输是构成二进制代码在一条信道上以位(码元)为单位,按
时间次序逐位传输的方式。
按位发送,逐位接收,同时还要确认字符,
所以要采纳同步举措。
速度虽慢,但只需一条传输信道,投资小,易于
实现。
为此,串行传输已经成为此刻外设接口的主流传输方式,为此,
摩托罗拉企业开发出了同步外设接口(SPI),并跟着时间精益求精,因为
其占用线的资源少,且稳固靠谱,该总线大批用在与EEPROM、ADC、FLASH
和显示驱动器之类的慢速外设器件通信,此刻好多单片机等都有
SPI
模
块来连结外头设施,进而使主机与外设传输数据更为方便
[5]
。
1.2SPI研究的目的及意义
SPI总线,是一个同步串行接口的数据总线,它拥有全双工、信号线
少、协议简单、传输速度快等长处。
因为串行总线的信号线比并行总线
更少、简单,愈来愈多的系统放弃使用并行总线而采纳串行总线。
在众多
串行总线中,SPI总线对比于I2C总线、CAN总线、USB等其余常用总线
对比有很大优势,如SPI线的数据传输速度可达若干
Mbps,比I2C总线
快好多。
SPI总线最典型的应用就是主机与外头设施
(如EEPROM、Flash
RAM、A/D变换器、LED显示器、实不时钟等)之间的通信[4]。
接口的扩展有硬件和软件两种方法
软件模拟
SPI接口方法固然
简单方便
可是速度遇到限制,在高速且日趋复杂的数字系统中,
这类方
法明显没法知足系统要求,所以采纳硬件的方法实现最为确实可行。
这
使得与SPI有关的软件就相当简单,使CPU有更多的时间办理其余事
务。
FPGA(现场可编程门阵列)是在PAL、GAL、PLD等可编程器件的基础
长进一步发展的产物,拥有设计周期短、可重复编程、灵巧性强等特色。
用FPGA设计的SPI总线拥有可扩展性强、便于改正等长处。
只需对设
计做简单的变动,即可对SPI总线的数据位数、工作模式等进行扩展,充足发挥了FPGA的优势。
并FPGA是可编程并可重复擦写的,进而拥有更
大的灵巧性,在协议不标准的状况下,可依据外头设施的不一样而灵巧的变动SPI设计,使设计周期大大降低,并与外头设施连结更为方便。
1.3本文的主要工作及构架
研究的基本内容
(1)熟习通信及通信接口有关方面的知识,学习并掌握SPI通信接
口的构造,协议及原理。
(2)熟习VERILOG语言及其开发环境ISE,使用该语言进行数字电路(FPGA)设计,慢慢深入VERILOG语言。
(3)设计流程图,状态图。
(4)实现仿真。
技术方案
SPI接口作为主机与从机的通信接口,其主要达成工作为下:
①SPI将从主机接收到的8位的并行数据,变换为从机所能接收的串行数据,并将该数据依据SPI协议送给从机。
②主机产生从机所需的时钟信号SCLK以及片选信号CS。
③接收从从机传回的读信号和串行数据,并将其变换为并行数据。
此方案采纳了状态机来进行设计,本项目的研究主要采纳理论剖析、
逻辑推理、试验调试等方法。
状态机的特色以下:
(1)有限状态机有关于纯硬件数字系统次序方式控制来说更为灵
活。
(2)状态机的构造模式简单。
(3)状态机构成的同步时序逻辑模块更为优秀。
(4)状态机在高速运算和控制方面更有其巨大的优势。
(5)状态机更为靠谱。
鉴于以上特色,用状态机的方法描绘SPI通信过程简单方便并靠谱。
SPI接口的状态大概转移描绘以下:
第一是SPI接口处于等候状态,一旦检测到发送指令时触发信号进入发送状态,在系统指令下检测到写信号时进入发送数据状态,而后一位发送数据,当检测到读信号时,进入读状态,当检测到发送接收都完成时,进入发送接收完成状态,再转向等候状态。
重点技术的实现:
(1)时序问题
将总线控制信号封装成指令,使用者只需经过发送指令的方式操作,防止了复杂的时序逻辑设计问题。
(2)全双工传输方式的设计
假如所有使用状态机的方式达成设计,则可发现其很难达成全双工
即收发独立模式,则在此过程中能够采纳流水线设计方式,使之收与发之间独立进行,即可达成全双工传输方式的设计。
第2章SPI原理剖析
SPI原理主要介绍SPI的基本机构,工作模式,传输模式以及SPI
的典型协议,经过关于这些SPI的重点介绍,对其工作过程有一个通透
认识,进而能够能设计达到原理目的的功能设计以及程序的设计。
2.1SPI通信总线
SPI顾名思义就是串行外头设施接口。
是Motorola第一在其
MC68HCXX系列办理器上定义的。
SPI接口主要应用在EEPROM,FLASH,
实不时钟,AD变换器,还有数字信号办理器和数字信号解码器之间。
SPI,
是一种高速的,全双工,同步的通信总线,并且在芯片的管脚上只占用
四根线,节俭了芯片的管脚,同时为PCB的布局上节俭空间,供给方便,
正是出于这类简单易用的特征,此刻愈来愈多的芯片集成了这类通信协
议,比方AT91RM9200。
SPI总线系统是一种同步串行外设接口,它能够使MCU与各样外头
设施以串行方式进行通信以互换信息。
外头设置FLASHRAM、网络控制器、
LCD显示驱动器、A/D变换器和MCU等。
SPI总线系统可直接与各个厂家
生产的多种标准外头器件直接接口,该接口一般使用4条线:
串行时钟
线(SCLK)、主机输入/从机输出数据线MISO、主机输出/从机输入数据
线MOSI和低电平有效的从机选择线SS(有的SPI接口芯片带有中止信号线INT、有的SPI接口芯片没有主机输出/从机输入数据线MOSI)[7]。
2.2SPI简介
SPI(SerialPeripheralInterface)接口是工业标准的同步串行
接口,是一种全双工、三线通信的系统。
因为串行总线的信号线比并行
总线更少、更简单,愈来愈多的系统放弃使用并行总线而采纳串行总线。
在众多串行总线中,SPI总线与I2C总线、CAN总线、USB等其余常用总
线对比有很大优势。
SPI总线最典型的应用就是主机与外头设施(如
EEPROM、FlashRAM、A/D变换器、LED显示器、实不时钟等)之间的通信
[6]。
SPI的通信原理很简单,它以主从方式工作,这类模式往常有一个
主设施和一个或多个从设施,需要起码4根线(单向传输时只需要3根)。
也是所有鉴于SPI的设施共有的,它们是SDI(数据输入),SD(数据输
出),SCK(时钟),CS(片选)。
它们的定义以下:
SCK:
同步时钟信号,用来同步主机和从机的数据传输,由主机控制输出,从机在SCK的边缘接收和发送数据;
MOSI:
主机输出、从机输入信号,主机在上涨沿(或降落沿)经过该信号线
发送数据给从机,从机在降落沿(或上涨沿)经过该信号线接收该数据;
MISO:
主机输入、从机输出信号,从机在上涨沿(或降落沿)经过该信号线发送数据给主机,主机在降落沿(或上涨沿)经过该信号线接收该数据;
CS:
从机片选信号,由主机控制输出。
此中CS是控制芯片能否被选中的,也就是说只有片选信号为早先规定的使能信号时(高电位或低电位),对此芯片的操作才有效。
这就同意在同一总线上连结多个SPI设施成为可能。
接下来就负责通信的3根线了。
通信是经过数据互换达成的,这里先要知道SPI是串行通信协议,也就是说数据是一位一位的传输的。
就是SCLK时钟线存在的原由,由SCK供给时钟脉冲,SDI,SDO则鉴于此脉冲达成数据传输。
数据输出经过SDO线,数据在时钟上涨沿或降落沿时改变,在紧接着的降落沿或上涨沿被读取。
达成一位数据传输,输
入也使用相同原理。
这样,在起码8次时钟信号的改变(上沿和下沿为
一次),就能够达成8位数据的传输。
要注意的是,SCLK信号线只由主设施控制,从设施不可以控制信号线。
相同,在一个鉴于SPI的设施中,起码有一个主控设施。
这样传输的特色:
这样的传输方式有一个长处,与一般的串行通信不一样,一般的串行
通信一次连续传递起码8位数据,而SPI同意数据一位一位的传递,甚至同意暂停,因为SCLK时钟线由主控设施控制,当没有时钟跳变时,从设施不收集或传递数据。
也就是说,主设施经过对SCLK时钟线的控制能够达成对通信的控制。
SPI仍是一个数据互换协议:
因为SPI的数据输
入和输出线独立,所以同意同时达成数据的输入和输出。
不一样的SPI设
备的实现方式不尽相同,主假如数据改变和收集的时间不一样,在时钟信
号上沿或下沿收集有不一样定义。
SPI接口的一个弊端:
没有指定的流控制,没有应答体制确认能否
接收到数据[11]。
2.3SPI的工作模式
SPI有两种工作模式,分别为主模式和从模式。
主模式
将Master的数据传递给Slave,8位数据传递,传递完成,申请中止,如图2.1所示:
MOSIMOSI
SCLKSCLK
图2.1SPI工作主模式
从模式
在从模式下,每一位数据都是接收到时钟信号SCLK和CS信号以后
才发送/接收。
此时,SCLK信号又主机产生,接收的数据在三歧路口信号作用下挨次由MOSI引脚写入移位存放器,发送的数据在SCLK信号作用下由移位存放器发送到MISO引脚。
MISOMISO
CSCS
图2.2SPI工作从模式
2.4SPI的传输模式
SPI总线是Motorola企业推出的三线同步接口,同步串行3线方式
进行通信:
一条时钟线SCK,一条数据输入线MOSI,一条数据输出线MISO;
用于CPU与各样外头器件进行全双工、同步串行通信。
SPI主要特色有:
能够同时发出和接收串行数据;
能够看作主机或从机工作;
供给频次可编
程时钟;
发送结束中止标记;
写矛盾保护;
总线竞争保护等。
下列图2.3示
出
总线工作的四种方式,此中使用的最为宽泛的是
SPI0
和
SPI3
方
式
实线表示
图
SPI模块为了和外设进行数据互换,依据外设工作要求,其输出串行同
步时钟极性和相位能够进行配置,时钟极性(CPOL)对传输协议没有重
大的影响。
假如CPOL=0,串行同步时钟的安闲状态为低电平;
假如
CPOL=1,串行同步时钟的安闲状态为高电平。
时钟相位(CPHA)能够配
置用于选择两种不一样的传输协议之一进行数据传输。
假如CPHA=0,在串
行同步时钟的第一个跳变沿(上涨或降落)数据被采样;
假如CPHA=1,
在串行同步时钟的第二个跳变沿(上涨或降落)数据被采样。
SPI主模
块和与之通信的外设施时钟相位和极性应当一致。
SPI总线包含1根串行同步时钟信号线以及2根数据线。
SPI模块为了和外设进行数据互换,依据外设工作要求,其输出串
行同步时钟极性和相位能够进行配置,时钟极性(CPOL)对传输协议没
有重要的影响。
块和与之通信的外设音时钟相位和极性应当一致。
(1)SPI0模式下的CPOL为0,SCK的安闲电平为低;
CPHA为0,
数据在串行同步时钟的第一个跳变沿(因为CPOL为低,所以第1个跳变
沿只好为上涨沿)时数据被采样。
(2)SPI1模式下的CPOL也为0,SCK的安闲电平为低;
可是CPHA
为1,数据在串行同步时钟的第二个跳变沿(因为CPOL为低,所以第2
个跳变沿只好为降落沿)时数据被采样。
(3)SPI2模式下的CPOL为1,SCK的安闲电平为高;
CPHA为0,数据在串行同步时钟的第1个跳变沿(因为CPOL为高,所以第1个跳变沿只好为降落沿)时数据被采样。
(4)SPI3模式下的CPOL为1,SCK的安闲电平为高;
CPHA为1,数据在串行同步时钟的第2个跳变沿(因为CPOL为高,所以第1个跳变沿只好为上涨沿)时数据被采样。
在上述4种模式中,使用的最为宽泛的是SPI0和SPI3方式。
因为每一种模式都与其余三种不兼容,所以为了达成主、从设施间的通信,主、从设施的CPOL和CPHA一定有相同的设置。
读者需要注意的是:
假如主设施/从设施在SCK上涨沿发送数据,则从设施/主设施最幸亏降落沿采样数据;
假如主设施/从设施在SCK降落沿发送数据,则从设施/主设施最幸亏SCK上涨沿采样数据[8]。
2.5SPI协议
SPI是一个环形总线构造,由SS(CS)、SCK、SDI、SDO构成,其时序其实很简单,主假如在SCK的控制下,两个双向移位存放器进行数据
互换。
假定下边的
8位存放器装的是待发送的数据
10101010,上涨沿发
送、降落沿接收、高位先发送。
那么第一个上涨沿来的时候数据将会是
SDO=1;
存放器=0101010X。
降落沿到来的时候,SDI上的电平将所存到
存放器中去,那么这时存放器=0101010SDI,这样在8个时钟脉冲此后,
两个存放器的内容相互互换一次。
这样就达成里一个SPI时序。
举例:
假定主机和从机初始化就绪:
并且主机的SBUFF=0xaa,从机的
SBUFF=0x55,下边将分步对SPI的8个时钟周期的数据状况演示一遍:
假定上涨沿发送数据。
这样就达成了两个存放器8位的互换,上边的上
表示上涨沿、下表示降落沿,SDI、SDO有关于主机而言的。
此中SS引
脚作为主机的时候,从机能够把它拉底被动选为从机,作为从机的是时
候,能够作为片选脚用。
依据以上剖析,一个完好的传递周期是
16位,
即两个字节,因为,第一主机要发丧命令过去,而后从机依据主机的命
令准备数据,主机在下一个8位时钟周期才把数据读回来[9]。
表
脉冲
主
机
从
SD
SDO
SBUFF
I
10101010
01010101
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