时序电路设计基础Word格式文档下载.docx
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My_jddcfq
器件:
(要求:
Cyclone系列任意器件)
moduleMy_jddcfq(q,d,clk);
inputd,clk;
outputregq;
always@(posedgeclk)
beginq<
=d;
end
endmodule
1、新建一个VerilogHDL文件,并输入代码,如下:
2
运行成功。
3、生成PTL文件如下:
4、新建VWF文件,导入节点设置好参数并运行如下:
二、实验二 同步置数的D触发器
三、创建工程
My_tbdcfq顶层实体文件名:
My_tbdcfq
实验三、试验步骤:
1新建一个工程,将其命名为My_tbdcfq,此过程与实验一类似,再次不作详述。
2新建一个VerilogHDL文件,并输入代码,如下:
3moduleMy_tbdcfq(q,d,clk,ld);
4inputd,clk,ld;
5outputregq;
6always@(posedgeclk)
7begin
8if(ld)q<
9end
10endmodule
11
12、生成RTL图如下:
13、新建VWF文件,设置好参数运行如下:
实验三 同步置数异步清零的D触发器。
四、创建工程
My_tbzsybqlddcfq顶层实体文件名:
My_tbzsybqlddcfq
实验步骤:
1新建一个工程,将其命名为My_tbzsybqlddcfq,此过程与实验一类似,再次不作详述。
新建一个VerilogHDL文件,并输入代码,如下:
moduleMy_tbzsybqlddcfq(q,d,clk,ld,clr_n);
inputd,clk,ld,clr_n;
always@(posedgeclkornegedgeclr_n)
begin
if(!
clr_n)q<
=0;
elseif(ld)q<
=1;
elseq<
endmodul
3
4
5、生成RTL文件如下:
6、新建VWF文件,设置好参数后并仿真如下:
实验四、带反输出的D触发器
1新建一个工程,将其命名为My_dfscddcfq程与实验一类似,再次不作详述。
moduleMy_dfscddcfq(q,q_n,d,clk,ld,clr_n);
outputq,q_n;
regq;
assignq_n=~q;
4、生成RTL图如下:
5、新建VWF文件,设置好参数并仿真如下:
实验五 四选一数据选择器
五、创建工程
My_fco顶层实体文件名:
My_fco
1、新建一个工程,将其命名为My_fco
、新建一个VerilogHDL文件,并输入代码,如下图:
moduleMy_fco(out,in0,in1,in2,in3,sel);
inputin0,in1,in2,in3;
input[1:
0]sel;
outputregout;
always@(in0orin1orin2orin3orsel)
case(sel)
2'
b00:
out=in0;
b01:
out=in1;
b10:
out=in2;
b11:
out=in3;
default:
out=2'
bx;
endcase
4、运行成功并生成RTL图如下:
5、新建波形文件,导入节点,设置好参数并运行如下:
6
实验六、六选一数据选择器。
1新建一个工程,将其命名为My_lxysjxzq与实验一类似,再次不作详述。
moduleMy_lxysjxzq(out,in0,in1,in2,in3,in4,in5,sel);
inputin0,in1,in2,in3,in4,in5;
input[2:
always@(in0orin1orin2orin3orin4orin5orsel)
3'
b000:
b001:
b010:
b011:
b100:
out=in4;
b101:
out=in5;
bxx;
5、生成RTL文件如下:
6、新建VWF文件,设置好参量并运行如下:
实验七、3-8译码器(assign)。
1新建一个工程,将其命名为My_sbybq再次不作详述。
moduleMy_sbybq(Y,a,G1,G2An,G2Bn);
0]a;
inputG1,G2An,G2Bn;
output[7:
0]Y;
//reg[7:
assignY=(G1&
&
!
(G2An|G2Bn))?
(~(1'
b1<
<
a)):
8'
b1111_1111;
实验八:
3-8译码器(always)。
试验步骤:
1、新建一个工程,将其命名为My_sbymq,此过程与实验一类似,再次不作详述。
moduleMy_sbymq(Y,a,G1,G2An,G2Bn);
reg[7:
always@(a,G1,G2An,G2Bn)beginif(G1&
~G2An&
~G2Bn)case(a)3'
Y=8'
b1111_1110;
3'
b1111_1101;
b1111_1011;
b1111_0111;
b1110_1111;
b1101_1111;
b110:
b1011_1111;
b111:
b0111_1111;
endcaseelseY=8'
endendmodule
4、生成RTL文件如下:
5、新建VWF文件,设置好参量并运行如下:
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