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地点:
EII-310
时间:
第五批
实验一基本逻辑门电路实验
(一)实验目的
1.掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。
2.熟悉TTL中、小规模集成电路的外型、管脚和使用方法。
(二)实验所用器件
二输入四与非门74LS001片
(三)实验内容
1、测试74LS00逻辑关系接线图
2.用3个三输入端与非门IC芯片74LS10安装如图所示的电路
从实验台上的时钟脉冲输出端口选择两个不同频率(约7khz和14khz)的脉冲信号分别加到X0和X1端。
对应B和S端数字信号的所有可能组合,观察并画出输出端的波形,并由此得出S和B(及/B)的功能。
(4)实验数据结果
1、测试74LS00的逻辑关系
Ø
逻辑关系连接图
K2
K1
LED0
真值表
输入
输出
引脚1
引脚2
引脚3
L
H
2.测试74LS86的逻辑关系
3.测试74LS10的逻辑关系
S
B
Y
X1
X0
实验二组合逻辑电路部件实验
(一)实验目的:
掌握逻辑电路设计的基本方法
掌握EDA工具MAX-PlusII的原理图输入方法
掌握MAX-PlusII的逻辑电路编译、波形仿真的方法
(2)实验内容
1.逻辑单元电路的波形仿真
利用EDA工具的原理图输入法,分别输入74138图元符号;
建立74138的仿真波形文件,并进行波形仿真,记录波形;
分析74138逻辑关系。
3-8译码器74138的波形仿真
实验数据及结果
2.设计并实现一个3位二进制全加器
功能表
输入
E
A1
A2
Q0
Q1
Q2
Q3
1
Φ
E为允许使能输入线,A1、A2为译码器输入,Q0、Q1、Q2、Q3分别为输出。
(1)二进制全加器原理
一个n位二进制加法运算数字电路是由一个半加器和(n-1)个全加器组成。
它把两个n位二进制数作为输入信号。
产生一个(n+1)位二进制数作它的和。
如图所示。
用全加器构成的n位二进制加法器
图中A和B是用来相加的两n位输入信号,Cn-1,Sn-1,Sn-2,·
·
S2,S1,S0是它们的和。
在该电路中对A0和B0相加是用一个半加器,对其它位都用全加器。
如果需要串接这些电路以增加相加的位数,那么它的第一级也必须是一个全加器。
(2)实验步骤:
① 设计1位二进制全加器,逻辑表达式如下:
Sn=An⊕Bn⊕Cn-1
Cn=An·
Bn+Cn-1(An⊕Bn)
An是被加数,Bn是加数,Sn是和数,Cn是向高位的进位,Cn-1是低位的进位。
② 利用1位二进制全加器构成一个4位二进制全加器
(3)实验数据及结果
3.设计一个四选一数据选择器电路
(1)实验原理及内容
数据选择器又称输入多路选择器、多路开关。
它的功能是在选择信号的控制下,从若干路输入数据中选择某一路输入数据作为输出。
一个四选一数据选择器功能表
?
A0
D
F
Φ
D0~D3
D0
D1
D2
D3
E是选通使能端,A1、A0分别是选择信号端,D0、D1、D2、D3分别是四路数据,F是输出端。
(2)实验数据及结果
实验三时序电路设计
(一)触发器实验
1.掌握RS触发器、D触发器、JK触发器的工作原理。
2.学会正确使用RS触发器、D触发器、JK触发器。
(二)实验内容
1.D触发器DFF(或双D触发器74LS74中一个D触发器)功能测试。
D触发器的输入端口CLR是复位或清零,PRN是(置位);
给定D(数据)、CLK(时钟)波形序列,进行波形仿真,记录输入与输出Q波形。
说明D触发器是电平触发还是上升沿触发,分析原因。
2.JK触发器JKFF(或双JK触发器74LS73、74LS76中一个JK触发器)功能测试与分析。
JK触发器输入端口CLR是复位端,PRN是置位端,CLKS是时钟。
给出CK,J,K的波形,仿真JK触发器的功能,说明JK触发器的CLK何时有效。
实验四简单时序电路设计实验
学习利用EDA工具设计简单时序电路。
掌握简单时序电路的分析、设计、波形仿真、器件编程及测试方法
1.用D触发器DFF(或74LS74)构成的4位二进制计数器(分频器)
(1)输入所设计的4位二进制计数器电路并编译。
(2)建立波形文件,对所设计电路进行波形仿真。
并记录Q0、Q1、Q2、Q3的状态。
(3)对所设计电路进行器件编程。
将CLK引脚连接到实验系统的单脉冲输出插孔,4位二进制计数器输出端Q0、Q1、Q2、Q3连接到LED显示灯,CLR、PRN端分别连接到实验系统两个开关的输出插孔。
(4)由时钟CLK输入单脉冲,记录输入的脉冲数,同时观测Q0、Q1、Q2、Q3对应LED显示灯的变化情况。
实验五数字系统设计综合实验
(1)设计一个1位BCD加法器并显示计算结果的装置
1.元器件:
BCD-7段LED译码器,7段共阴数码显示器,进位指示灯(亮表示有进位,灭表示无进位),BCD码加法器,电平开关(4bit×
2)。
2.实验要求
该装置输入两路BCD数据(被加数与加数)后,再输入一个启动运算脉冲,加法器完成加法运算并将运算结果显示出来(7段LED显示和数,LED指示灯显示进位,若输入数据不是BCD数,应显示错误符E)。
(二)实验数据及结果
原理图
波形图
实验六模60计数器
(1)实验数据及结果
试验七数字钟设计
(一)任务与要求:
充分利用CPLD实验系统提供的硬件资源,用VHDL语言(或VHDL语言与组合逻辑图像结合)设计一个时(两位)分(两位)、秒(两位)计时器。
秒
分
时
模8
分频器
总览图:
实验感想:
通过本次试验,我增加了对模拟软件的应用的认识与了解,还增加了我对操作的熟练度,增强了动手与动脑的能力。
虽然实验中会遇到一些问题,但通过思考将这些问题得以解决,使我对它们有了更深入的认识。
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