eda报告多功能数字钟设计.docx
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eda报告多功能数字钟设计报告多功能数字钟设计湖北大学物电学院EDA课程设计报告(论文)题目:
多功能数字钟设计专业班级:
14微电子科学与工程姓名:
黄山时间:
2016年12月20日指导教师:
万美琳卢仕完成日期:
2015年12月20日多功能数字钟设计任务书1设计目的与要求了解多功能数字钟的工作原理,加深利用EDA技术实现数字系统的理解2设计内容1,能正常走时,时分秒各占2个数码管,时分秒之间用小时个位和分钟个位所在数码管的小数点隔开;2,能用按键调时调分;3,能整点报时,到达整点时,蜂鸣器响一秒;4,拓展功能:
秒表,闹钟,闹钟可调3编写设计报告写出设计的全过程,附上有关资料和图纸,有心得体会。
4答辩在规定时间内,完成叙述并回答问题。
目录(四号仿宋加粗居中)(空一行)1引言12总体设计方案12.1设计思路12.2总体设计框图23设计原理分析33.1分频器43.2计时器和时间调节.43.3秒表模块53.4状态机模块63.5数码管显示模块73.6顶层模块83.7管脚绑定和顶层原理图94总结与体会11多功能电子表摘要:
本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟,进行试验设计和软件仿真调试,分别实现时分秒计时,闹钟闹铃,时分手动较时,时分秒清零,时间保持和整点报时等多种基本功能关键词:
Verilog语言,多功能数字钟,数码管显示;1引言QuartusII是Altera公司的综合性PLD/FPGA开发软件,支持原理图、VHDL、VerilogHDL以及AHDL(AlteraHardwareDescriptionLanguage)等多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整PLD设计流程,解决了传统硬件电路连线麻烦,出错率高且不易修改,很难控制成本的缺点。
利用软件电路设计连线方便,修改容易;电路结构清楚,功能一目了然2总体设计方案2.1设计思路根据系统设计的要求,系统设计采用自顶层向下的设计方法,由时钟分频部分,计时部分,按键调时部分,数码管显示部分,蜂鸣器四部分组成。
这些模块在顶层原理图中相互连接作用2.2总体设计框图3设计原理分析3.1分频器分频模块:
将20Mhz晶振分频为1hz,100hz,1000hz分别用于计数模块,秒表模块,状态机模块moduleoclk(CLK,oclk,rst,clk_10,clk_100);inputCLK,rst;outputoclk,clk_10,clk_100;reg32:
0cnt,cnt1,cnt2;regoclk,clk_10,clk_100;always(posedgeCLKornegedgerst)beginif(!
rst)begincnt=0;oclk=0;endelseif(cnt10000-1)cnt=cnt+1;elsebegincnt=0;oclk=oclk;endendalways(posedgeCLKornegedgerst)beginif(!
rst)begincnt1=0;clk_10=0;endelseif(cnt1=10000000-1)cnt1=cnt1+1;elsebegincnt1=0;clk_10=clk_10;endendalways(posedgeCLKornegedgerst)beginif(!
rst)begincnt2=0;clk_100=0;endelseif(cnt2100000-1)cnt2=cnt2+1;elsebegincnt2=0;clk_100=clk_100;endendendmodule3.2计时器和时间调节计时模块:
检测posedgeclk_10并进行计数,同时能调时调分,最后是整点报时部分modulecni(clk_10,rst,tiaoshi,tiaofen,ge,shi,bai,qian,wan,shiwan,bee);inputclk_10,rst,tiaoshi,tiaofen;outputreg3:
0ge,shi,bai,qian,wan,shiwan,bee;always(posedgeclk_10ornegedgerst)beginif(!
rst)beginge=0;shi=0;bai=0;qian=0;wan=0;shiwan=0;endelsebeginif(!
tiaofen)&(bai9)bai=bai+1;elsebeginif(!
tiaofen)&(qian5)beginbai=0;qian=qian+1;endif(!
tiaoshi)&(wan9)wan=wan+1;elsebeginif(!
tiaoshi)&(shiwan2)beginwan=0;shiwan=shiwan+1;endelsebeginif(shiwan=2)&(wan=4)beginge=0;shi=0;bai=0;qian=0;wan=0;shiwan=0;endif(ge9)ge=ge+1;elsebeginge=0;if(shi5)shi=shi+1;elsebeginshi=0;if(bai9)bai=bai+1;elsebeginbai=0;if(qian5)qian=qian+1;elsebeginqian=0;if(wan3)wan=wan+1;elsebeginwan=0;if(shiwan2)shiwan=shiwan+1;elseshiwan=0;endendendendendendendendendendalways(posedgeclk_10)beginif(ge=0)&(shi=0)&(bai=0)&(qian=0)bee=0;elsebee=1;endendmodule3.3秒表模块与计时部分类似,总体思想是调整进制和提高信号频率,如下modulemiaobiao(clk_100,tm,m6,m5,m4,m3,m2,m1);inputtm,clk_100;outputm6,m5,m4,m3,m2,m1;reg3:
0m6,m5,m4,m3,m2,m1;always(posedgeclk_100)beginif(tm)beginm6=0;m5=0;m4=0;m3=0;m2=0;m1=0;endelsebeginif(m19)m1=m1+1;elsebeginm1=0;if(m29)m2=m2+1;elsebeginm2=0;if(m39)m3=m3+1;elsebeginm3=0;if(m49)m4=m4+1;elsebeginm4=0;if(m59)m5=m5+1;elsebeginm5=0;if(m69)m6=m6+1;elsem6=0;endendendendendendendendmodule3.4状态机模块一般通过逻辑抽象,得出状态转换图,状态化简,状态分配,用三段式写法入下modulestate(clk1k,rst,tm,num,wela,ge,shi,bai,qian,wan,shiwan,m6,m5,m4,m3,m2,m1);inputclk1k,rst,tm,ge,shi,bai,qian,wan,shiwan,m6,m5,m4,m3,m2,m1;outputnum,wela;wire3:
0ge,shi,bai,qian,wan,shiwan,m6,m5,m4,m3,m2,m1;reg3:
0num;reg5:
0wela;reg3:
0current_state,next_state;parameter3:
0D1=1;parameter3:
0D2=2;parameter3:
0D3=3;parameter3:
0D4=4;parameter3:
0D5=5;parameter3:
0D6=6;parameter3:
0D01=7;parameter3:
0D02=8;parameter3:
0D03=9;parameter3:
0D04=10;parameter3:
0D05=11;parameter3:
0D06=12;always(posedgeclk1kornegedgerst)beginif(!
rst)current_state=D1;elsecurrent_state=next_state;endalways(current_state)beginif(tm=0)begincase(current_state)D1:
beginnum=m1;wela=6b111110;if(clk1k)next_state=D01;elsenext_state=D1;endD01:
beginnum=12;wela=6b1111101;if(clk1k)next_state=D2;elsenext_state=D01;endD2:
beginnum=m2;wela=6b111101;if(clk1k)next_state=D02;elsenext_state=D2;endD02:
beginnum=12;wela=6b111011;if(clk1k)next_state=D3;elsenext_state=D02;endD3:
beginnum=m3;wela=6b111011;if(clk1k)next_state=D03;elsenext_state=D3;endD03:
beginnum=12;wela=6b110111;if(clk1k)next_state=D4;elsenext_state=D03;endD4:
beginnum=m4;wela=6b110111;if(clk1k)next_state=D04;elsenext_state=D4;endD04:
beginnum=12;wela=6b101111;if(clk1k)next_state=D5;elsenext_state=D04;endD5:
beginnum=m5;wela=6b101111;if(clk1k)next_state=D6;elsenext_state=D05;endD05:
beginnum=12;wela=6b011111;if(clk1k)next_state=D6;elsenext_state=D05;endD6:
beginnum=m6;wela=6b011111;if(clk1k)next_state=D06;elsenext_state=D6;endD06:
beginnum=12;wela=6b111110;if(clk1k)next_state=D1;elsenext_state=D06;endendcaseendelsebegincase(current_state)D1:
beginnum=ge;wela=6b111110;if(clk1k)next_state=D01;elsenext_state=D1;endD01:
beginnum=15;wela=6b111101;if(clk1k)next_state=D2;elsenext_state=D01;endD2:
beginnum=shi;wela=6b111101;if(clk1k)next_state=D02;elsenext_state=D2;endD02:
beginnum=15;wela=6b111011;if(clk1k)next_state=D3;elsenext_state=D02;endD3:
beginnum
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