《数字图像处理技术》实验指导书Word文档格式.docx
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●通过编写在FPGA内部的寄存器,实现对板卡硬件功能的软件配置
●导入加载选项配置(BootLoader)
●板上JTAG仿真接口
●8个用户指示灯
●单+5V电压供电
●扩展背板接口
●标准RS232串口通讯:
两路,每路可高于115.2k/s
2ICETEK-DM642-PCI评估板功能概述
ICETEK-DM642-PCI评估板上的DSP芯片通过64bit的EMIF接口或8/16bit的3路视频接口连接板上外围设备。
SDRAM、Flash、FPGA和UART每一个设备占用其中的一个接口。
EMIF接口也连接扩展背板接口,扩展背板接口用来连接背板。
评估板上的视频解码器和编码器连接到视频端口和扩展连接器上。
评估板上的2个解码器和1个编码器符合标准规范。
OSD功能由位于视频输出端口和视频解码器之间的外部FPGA执行。
评估板上的AIC23多媒体编解码器允许DSP进行模拟音频信号的输出和接收。
I2C总线用来控制编解码器端口,McASP被用来控制数据。
模拟信号通过3个3.5mm的音频插座进行输入输出,其相应的分别是麦克风输入(microphoneinput)、直接输入(lineinput)和直接输出(lineoutput)。
编解码器可以选择麦克风输入或直接输入作为主动输入,模拟输出被指定为直接输出接口。
McASP可以通过软件重新设定成为一个扩展接口。
可编程逻辑门阵列又被称为FPGA,用来执行评估板上组合在一起的逻辑程序。
FPGA有基于软件用户端口的寄存器,用户可以通过读写这个寄存器来配置板卡。
评估板还包括八个用户指示灯,用户可以利用这些指示灯进行交互式的反馈试验。
这些指示灯也是通过读写FPGA寄存器来进行控制的。
尽管当板卡使用PCI插卡时,PC总线会给板卡供电,板上仍设计有+5V电源作为独立的器件为板卡供电。
板上的配电系统为DSP提供1.4V的电压,为I/O提供3.3V的电压。
在板卡电源供给正常之前,板卡保持复位状态。
板卡上还设计有电源芯片,用来为FPGA内核提供1.8V电压,为编码器和解码器提供3.3V电压。
CodeComposer与评估板通过14针或60针的扩展JTAG端口进行连接通信。
3基础操作
ICETEK-DM642-PCI评估板由TI公司的CCS软件工具进行开发。
CodeComposer与ICETEK-DM642-PCI评估板通过JTAG扩展仿真接口进行连接通信。
您可根据快速安装说明的简介安装CCS软件。
这个过程将安装所有的开发工具、文档和驱动程序。
4存储器映射
C64xx系列DSP有大量的字节可设定的地址空间。
程序代码和数据可被存储在统一标准的32bit地址空间的任何位置。
下图的内存映射,左边显示了普通的DM642处理器的地址空间,右边显示了ICETEK-DM642-PCI评估板的地址空间。
默认状态下,内部的寄存器从0x00000000地址空间开始存储。
一部分存储器可由软件重新映射为L2高速缓存,而不是固定的RAM。
EMIF(外部存储器端口)有4个独立的可设定地址的区域,称为芯片使能空间(CE0-CE3)。
当Flash、UART和FPGA映射到CE1时,SDRAM占据CE0。
背板使用CE2和CE3。
CE3的一部分被配置给OSD功能的同步操作和扩展的FPGA中的其他同步寄存器操作。
地址
普通的DM642处理器
ICETEK-DM642-PCI评估板
0x00000000
InternalMemory/Cache
0x00040000
ReservedSpaceor
PeripheralRegisters
Reservedor
Peripheral
0x80000000
EMIFCE0
SDRAM
0x90000000
EMIFCE1
Flash
UART/FPGARegs
0xA0000000
EMIFCE2
DaughterCard
0xB0000000
EMIFCE3
FPGASyncRegs
图1-2DM642评估板寄存器映射
5开关配置
ICETEK-DM642-PCI评估板上有两个配置开关,允许用户对复位后的DSP进行状态控制选择。
评估板上的配置开关分别标示为S1和S2。
开关S1配置板卡的导入方式,导入方式在DSP开始执行时使用。
默认情况下,开关量被配置在EMIF导入小模式下(输出8bitFlash)。
下表显示了开关S1的设置。
插上跳线帽连通为ON,拔下跳线帽断开为OFF。
表1开关量S1配置方式
S1-2
S1-1
配置描述
Off
NoBoot
On
HPI/PCIBoot
Reserved
On*
EMIFbootfrom8-bitFlash*
开关量S2控制选择DSP的模式和PCIROM的使能。
下表显示了开关S2的设置。
表2开关量S2-1配置方式
S2-1
Off*
PCIEEPROMDisabled
PCIEEPROMEnabled
表3开关量S2-2配置方式
S2-2
LittleEndianMode
BigEndianMode
注:
“*”为缺省设置
下图显示了开关变量在ICETEK-DM642-PCI评估板上的具体位置。
6电源
ICETEK-DM642-PCI评估板的运作是通过主电源(J10)输入+5V电源或通过PCI插槽供电。
在内部,+5V输入电源被整流分为+1.4V和+3.3V。
+1.4V的电压被提供给DSP处理器,+3.3V的电压提供给DSP内的I/O和评估板上其他芯片。
电源的端口是2.1mm的桶式插孔。
单独的电源芯片用来为FPGA芯片和视频输入输出提供电压。
图1-3配置开关S1和S2位置
1-2ICETEK-DM642-PCI评估板板卡构成
这一节主要描述了ICETEK-DM642-PCI评估板的板上主要组成部件情况。
1EMIF端口
ICETEK-DM642-PCI评估板合并形成了一个64bit长的外部存储器端口。
将地址空间分割成了四个芯片使能区,允许对地址空间进行8bit、16bit、32bit和64bit的同步或不同步的存取。
ICETEK-DM642-PCI评估板使用芯片使能区CE0、CE1和CE3。
CE0被分配给64bit的SDRAM总线。
CE1被8bit的Flash、UART和FPGA功能使用。
CE3被设置成同步存取。
CE2和CE3的一部分被分配给背板接口。
表1:
EMIF端口
芯片选择
功能
CE0
SDRAM总线
CE1
8bitFlash,UART,FPGA功能
CE2
背板接口
CE3
FPGA同步寄存器
1.1SDRAM寄存器端口
ICETEK-DM642-PCI评估板在CE0空间连接了64bit的SDRAM总线。
这32M字节的SDRAM空间用来存储程序、数据和视频信息。
总线由外部PLL驱动设备控制,运行在100MHz或以上的最佳运行状态。
SDRAM的刷新由DM642芯片自动控制。
DM642芯片可以配置EMIF时钟的原始值。
ICETEK-DM642-PCI评估板的ECLKIN针脚一般为默认值,但其也可通过分频CPU时钟,来控制EMIF的时钟频率。
在复位时,通过对ECLKINSEL0和ECLKINSEL1针脚的操作进行设置,其与EA19和EA20针脚共同分享EMIF的地址空间。
下表列出了配置模式。
表2:
EMIF端口
ECLKINSEL0
ECLKINSEL1
模式
0
ECLKIN*
1
CPUCLK/4
CPUCLK/6
ECLKIN
1.2Flash寄存器接口
ICETEK-DM642-PCI评估板有8M位的Flash,映射在CE1空间的低位。
Flash寄存器主要被用来导入装载和存储FPGA的配置信息。
ICETEK-DM642-PCI评估板的CE1空间被配置成8bit,Flash寄存器也是8bit。
1.3UART接口
两个UART(TL16C752)的寄存器被映射在DM642的CE1空间的高位,随同FPGA异步寄存器一起。
每一个UART,A和B产生8位的地址。
ICETEK-DM642-PCI评估板将CE1空间配置成8位存取。
下表显示了地址值。
表3:
UART地址
UART
A
0x90080000-0x90080007
B
0x90080008-0x9008000F
UART端口连接到RS-232驱动设备。
UARTA连接到DB-9接口,J11;
UARTB连接到板上双排接口,J12。
1.4FPGA异步寄存器端口
FPGA有10个定位在CE1空间高位的异步存储寄存器。
这些寄存器实现的各种功能列在下表中。
表4:
FPGA不同步寄存器端口
读/写
位
0x90080010
OSD控制寄存器
R/W
6
0x90080011
DMALSB极限寄存器
8
0x90080012
DMAMSB极限寄存器
0x90080013
中断状态寄存器
R
7
0x90080014
中断使能寄存器
5
0x90080015
GPIO方向寄存器
0x90080016
GPIO状态寄存器
0x90080017
LED寄存器
0x90080018
FlashPage寄存器
3
0x90080019
保留
0x9008001A
0x9008001B
0x9008001C
0x9008001D
0x9008001E
0x9008001F
FPGA译文寄存器
1.5FPGA同步寄存器端口
FPGA在CE3地址空间开设同步寄存器。
这些寄存器主要实现OSD功能和一些评估板连接功能。
下表列出了同步寄存器。
表5:
FPGA同步寄存器端口
0xB0000000
同步测试寄存器
32
0xB0000004
音频PLL数据寄存器
16
0xB0000008
OSDXSTART
12
0xB000000C
OSDYSTART
0xB0000010
OSDXSTOP
0xB0000014
OSDYSTOP
0xB0000018
块事件寄存器
0xB000001C0xB000003C
0xB0000040
OSDDataFIFO
W
0xB0000044
OSDCLUT
0xB00000480xB000007C
1.6EMIF缓冲器/解码器控制
EMIF缓冲器和解码器的功能通过GAL16V8普通逻辑数组驱动器实现。
驱动器可以对Flash进行简单的解码处理,UART与缓冲器共同控制CE1、CE2和CE3。
VHDL如下所示:
FLASH_CE<
=‘0’whenA22=’0’andCE1=‘0’else‘1’;
UART_CSA<
=‘0’whenA22=‘1’andA8=‘0’andA7=‘0’
andA6=‘0’andCE1=‘0’else‘1’;
UART_CSB<
andA6=‘1’andCE1=‘0’else‘1’;
EMIF_OE<
=‘0’whenCE1=‘0’orCE2=’0’orCE3=0’else‘1’;
EMIF_DIR<
=‘1’when(CE1=‘0’andAOE=’0’)or
(CE2=‘0’andAOE=’0’)or
(CE3=‘0’andAOE=’0’)else‘1’;
2视频端口/McASP端口
ICETEK-DM642-PCI评估板有3个板上视频端口,这些端口根据可选择性功能,进行再分类。
例如端口0和端口1的McASP和SPDIF功能。
ICETEK-DM642-PCI评估板使用所有的三个视频端口,视频端口0和视频端口1被用作输入端口,视频端口2用作显示端口。
在ICETEK-DM642-PCI评估板的标准配置中,视频端口0和视频端口1根据使用在McASP功能下进行再分类,连接到TLV320AIC23立体声编解码器或连接到SPDIF输出接口J9。
2.1视频解码器端口
在ICETEK-DM642-PCI评估板中,可再分的视频端口0和视频端口1被用作捕获输入端口,命名为捕获端口1和捕获端口2。
这些端口连接到SAA7115HL解码器。
视频端口贯穿CBT开关,所以他们为了背板的使用可以被选择性的禁止。
另一个的端口被连接到板上的McASP端口。
捕获端口1通过一个RCA类型的视频插座J15和一个4针的低噪声S-Video接口J16,连接到视频源。
输入的必须是合成的视频源,例如DVDPlayer或视频相机。
SAA7115HL是可通过DM642的I2C总线进行编程的,并且可以连接所有的主要合成视频标准,例如NTSC,PAL和SECAM,这些都可以通过解码器的内部寄存器进行适当的编程。
2.2视频编码器端口
ICETEK-DM642-PCI评估板的视频端口2被用来驱动视频编码器。
它通过FPGA(U39)发送,以实现高级功能,例如OSD。
但它在默认方式下是直接通过视频,连接到SAA7105视频编码器。
这个编码器可以进行RGB、HD合成视频,NTSC/PAL复合视频的编码,也可对依靠SAA7105内部寄存器进行编程的S-Video进行编码。
SAA7105的内部编程寄存器通过DM642的I2C总线进行配置。
编码器连接到合成的或RGB显示单元。
通过标准的RCA插座J2、J3和J4提供RGB图像。
J4的兰色输出也可以被用于接口到合成显示单元。
4针的低噪声S-VideoJ1也可用。
15针的高密度DB接口(J5)允许评估板驱动VGA种类的监视器。
2.3FPGA视频功能
ICETEK-DM642-PCI评估板通过使用XilinxXC2S300E系列FPGA来实现增强视频功能和其他的一些连带功能。
默认模式下,FPGA通过DM642的视频端口2输出视频到PhillipsSAA7105视频编码器。
对于HDTV,FPGA提供增强的时钟;
对于OSD功能,FPGA提供了FIFOs,将视频端口2的数据与FIFOs端口的数据进行混合。
FPGA的FIFOs在通过CE3空间的同步模式下,通过DM642的EMIF进行存取。
关于FPGA的使用功能,请参考第二部分第四章ICETEK-DM642-PCI评估板OSDFPGA用户使用手册。
2.4AIC23端口
评估板使用TI的AIC23(P/NTLV320AIC23)立体声数字多媒体编解码处理器进行音频信号的输入输出。
编解码器通过麦克风采样模拟音频信号或直接输入模拟音频信号,然后将其转换为DSP可以处理的数字数据。
当DSP处理完数据后,再将数据转换为模拟信号输出,用户即可在输出处听到音频信号。
编解码器通过2路连续的通道进行通讯,一路控制编解码器的端口配置寄存器,另一路发送和收取数字音频采样。
I2C总线被用来作为单向控制通道。
控制通道只在配置编解码器时才使用,当传输音频信号时,一般它是空闲的。
McASP被用来作为双向数据通道。
所有的音频数据都通过数据通道传输。
许多数据格式是由采样宽度、信号时钟源和连续数据格式三个易变的量决定的。
首选的连续信号模式是匹配McASP脉冲模式的DSP模式。
编解码器具有一个可编程时钟,由PLL1708PLL驱动提供。
默认系统的时钟为18.432MHz。
内部的采样频率通常再分18.432MHz时钟,产生普通的频率,例如48KHz或8KHz。
采样频率通过编解码器的SAMPLERATE寄存器设置。
下图显示了ICETEK-DM642-PCI评估板的编解码器端口
图2-1ICETEK-DM642-PCI评估板多媒体信号编解码器端口
2.5AudioPLL/VCXOCircuit/PLL1708时钟发生器
ICETEK-DM642-PCI评估板通过一个倍增的PLL时钟发生器为评估板产生音频时钟。
在流动的视频信息中,音频和视频序列可以丢失同步性。
ICETEK-DM642-PCI评估板通过使用VCXO修改电路,来加快或降低STCLK输入,以使这种同步保持一致。
STCLK被用来贯彻这些特点,STCLK由DM642芯片的VDAC针脚在PICX100-27W电压控制振荡器中产生。
VDAC由DM642芯片寄存器端口控制。
STCLK也是对于PLL1708可编程PLL驱动的源时钟。
这个驱动器为AIC23编解码器、SPDIF、背板STCLK和任意解码器提供时钟。
PLL1708通过FPGA内的PLL数据寄存器进行编程,其使连续的用户数据符合PLL1708要求的格式。
图2-2音频PLL/VCXOCircuit/PLL1708时钟发生器
3PCI/HPI/Ethernet端口
ICETEK-DM642-PCI评估板提供多种多样的外围设备端口。
DSP复合多路端口,PCI桥、主处理机端口和以太网MAC。
ICETEK-DM642-PCI评估板支持所有这些端口
3.1PCI端口
ICETEK-DM642-PCI评估板直接支持PCI端口。
CBT和开关被用来从DM642中分离PCI总线,所以评估板可以支持PCI端口或ethernet端口。
CBT还为PCI端口提供5V的逻辑端口。
当板卡经PCI-Detect信号检测确定被插入PCI插槽中后,CBT自动配置PCI操作。
3.2PCIEEPROM端口
DM642提供外部的EEPROM,使能时保存PCI的配置值。
EEPROM的使能通过开关量S2的控制。
当S2-1在“on”的状态,PCI配置时用EEPROM的参量进行配置。
当S2-1在“off”的状态,DM642的内部默认寄存器被用来进行配置。
下表显示了EEPROM的内容。
表6:
EEPROM寄存器映射
值
内容描述
0x00
0x104C
VendorID
0x01
0x9065
DeviceID
0x02
0x0000
CallsCode[7:
0}/RevisionID
0x03
0xFF00
ClassCode[23:
8]
0x04
0x1652
SubsystemVendorID
0x05
0x0642
SubsystemID
0x06
Max_Latency/Min_Grant
0x07
PC_D1/PC_D0PowerConsumed
0x08
PC_D3/PC_D2PowerConsumed
0x09
PD_D1/PC_D0PowerDissipated
0x0A
PD_D3/PC_D2PowerDissipated
0x0B
Data_Scale(PD_D3...PC_D0)
0x0C
00000000PMC[14:
9],PMC[5],PMC[3]
0x00D
0xC593
Checksum
3.3以太网端口
在独立的模式下,ICETEK-DM642-PCI评估板的以太网MAC被自动选择,并通过CBT发送给PHY。
ICETEK-DM642-PCI评估板使用的是IntelLXT971PHY。
10/100Mbit的端口输出至RJ-45标准的以太
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