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3.时序逻辑电路的一般设计方法
时序电路的设计是指根据设计要求画出实现该功能的时序电路的过程。
同步时序电路的设计方法一般按下面的步骤进行:
(1)根据要求建立原始状态图或状态表。
这是设计的第一步,也是设计过程中比较难的一步,进行逻辑抽象,把要求实现的时序逻辑功能表示为时序逻辑函数,用状态图或状态表表示。
一般需要以下过程:
分析电路,确定输入变量、输出变量及电路的状态数。
通常取原因或条件作为输入变量、结果作为输出变量。
定义输入、输出逻辑状态和每个电路状态的含意,并将电路状态顺序编号。
建立原始状态图或状态表。
(2)对原始状态图或状态表进行化简。
(3)进行状态分配和编码,即用二进制代码表示,得到用于电路设计的状态转移表或状态图。
(4)确定触发器个数和类型。
(5)导出状态方程和输出方程(一般通过画卡诺图的方法)。
(6)写出驱动方程。
(7)根据驱动方程、输出方程画出逻辑图。
(8)检查电路能否自启动。
4.寄存器
寄存器用以存储代码,双向移位寄存器除了具有存储代码的功能外,还可以使数据双向(左移或右移)移位,实现数据串行输入—串行输出、串行输入—并行输出、并行输入—串行输出、并行输入—并行输出的转换等多种功能。
寄存器用以存储代码,可以分为锁存器、基本寄存器和移位寄存器。
锁存器和基本寄存器都是用于存储代码或数据,不同点在于锁存器一般用电位式触发器组成,基本寄存器一般用边沿触发器组成。
移位寄存器除了具有存储代码的功能外,还可以使数据移位,有左移、右移和双向移位。
它们的简单工作原理和功能特点汇总于表6.1中。
表6.1
名称
典型电路
工作原理
特点
锁存器
教材图5.25
Q1=D1,Q2=D2,Q3=D3,Q4=D4
并行输入、并行输出
电位式触发器组成
基本寄存器
教材图5.26
Q1=D1,Q2=D2,Q3=D3,Q4=D4,Q5=D5,Q6=D6
边沿触发器组成
设置了异步复位信号
移
位
寄
存
器
左移寄存器
教材图5.27
Q0n+1=Q1n,Q1n+1=Q2n,Q2n+1=DL
DL为左移串行输入信号,在CP作用下,信号依次左移
右移寄存器
教材图5.28
Q2n+1=Q1n,Q1n+1=Q0n,Q0n+1=DR
DR为右移串行输入信号,在CP作用下,信号依次右移
右移环形计数器
教材图5.29
Q2n+1=Q1n,Q1n+1=Q0n,Q0n+1=Q2n如:
电路状态循环移位,是一个模3计数器
右移扭环形计数器
教材图5.31
因为Q0n+1=Q2n,是一个模6计数器
4.计数器
计数器不仅可累计计时脉冲的个数,还被广泛应用于定时、分频及各种数字电路中,它是应用最广泛的典型时序电路。
根据计数器中各个触发器状态翻转的先后次序可分为同步计数器和异步计数器;
根据计数过程中数字的增减规律可分为增量(加法)计数器、减量(减法)计数器和可逆计数器;
根据计数器的循环长度可分为二进制计数器和N进制计数器,一般计数长度包含2n个状态的称为(n位)二进制计数器,除此之外的称为N进制计数器。
(1)常用中规模集成计数器简介
二进制计数器74LS161
74LS161是中规模集成(四位)二进制计数器。
表6.2是它的功能表。
表6.2
CP
RD
S1S0
工作状态
0
10
11
01
0
置0
置数
保持
保持(C=0)
计数
十进制计数器74LS160
十进制计数器74LS160的集成电路外部引线排列和功能表与74LS161完全相同。
只不过是它内部结构已经使电路实现了十进制加法计数的功能
十六进制可逆计数器74LS191
十六进制可逆计数器74LS191集成电路功能表见表6.3。
表6.3
S
M
工作状态
11
0
010
011
加法计数
减法计数
(2)集成计数器的应用
目前生产的同步计数器芯片基本上分为二进制和十进制两种。
而在实际的数字系统中,经常需要其它进制的计数器,如六进制、十二进制等。
利用触发器和门电路设计任意进制计数器,过程烦琐,连线麻烦,可靠性差;
而集成计数器价格便宜、功能多样、使用灵活,利用它实现任意进制计数器简单方便。
级联法是将多个计数器连接,以扩大计数容量;
置位法可通过集成计数器的置位功能构成任意进制的计数器(可以从非0开始计数);
复位法可通过集成计数器的复位功能构成任意进制的计数器,一般用于从0开始的计数。
计数器的级联应用
图6.3是用两片十进制加法计数器74LS160级联连接构成的一百进制计数器的逻辑图。
图6.3
74LS160
(1)和74LS160
(2)分别是十进制加法计数器,74LS160
(1)的CP控制端接外来时钟脉冲CP,进位输出接74LS160
(2)的状态控制端S1。
74LS160
(1)在外来时钟脉冲CP作用下,进行十进制计数,74LS160
(2)只有在74LS160
(1)有进位输出时才工作,开始计数,因此,将两级级连,构成了一百进制计数功能。
置位法构成任意进制计数器
当置数端LD为低电平时,计数器按设定好的状态置数。
若要构成从0状态加计数至N进制[0顺序至(N-1)]的计数器,那么,只要将(N-1)状态通过与非门或反相器接回至置数端,即可以完成从0加计数至N进制的计数功能了(对于在CP相应触发沿到来才实现置数功能的触发器)。
复位法构成任意进制计数器
当复数端RD为低电平时,计数器复位,要实现N[0顺序至(N-1)]进制计数功能,只要将该状态(N)通过与非门或反相器接回至复位端,即可以完成从0加计数至N进制的计数功能了(对于与CP相应触发沿无关即实现复位功能的触发器)。
二、典型例题解析
例1.分析图6.4电路的逻辑功能,写出方程式,列出状态表,画出状态图,说明功能。
图6.4x=0x=1
图6.5
解:
本题练习同步时序电路的分析方法。
(1)驱动方程:
D0=Q0,D1=Q1Q0X
(2)状态方程:
Q0n+1=D0=Q0n,Q1n+1=D1=Q1nQ0nX
(3)状态转换表见表6.4。
表6.4
X
Q1nQ0n
Q1n+1Q0n+1
00
01
10
11
1
(4)状态转换图如图6.5所示。
(5)功能说明:
当X=0时,作加法计数,四进制加法计数器;
当X=1时,作减法计数,四进制减法计数器。
例2.分析图6.6电路,说明功能。
图6.6
本题练习由JK触发器构成的异步时序电路的分析方法。
(1)写出驱动方程,时钟方程
J0=K0=1,J1=K1=1,J2=K2=1
CP0=CP,CP1=Q0,CP2=Q1
(2)写出状态方程
将驱动方程代入JK触发器的特征方程Qn+1=JQn+KQn,可得到各触发器的状态方程:
Q0n+1=Q0n,Q1n+1=Q1n,Q2n+1=Q2n(式6.1)
:
式6.1各触发器的状态方程只有在其相应的CP触发沿(下降沿)到来时才有效。
(3)依次设现态,求次态,列状态表见表6.5。
表6.5
Q2nQ1nQ0n
CP2CP1CP0
Q2n+1Q1n+1Q0n+1
Q2n+1Q1n+1Q0n+1
000
001
010
011
100
101
110
111
在表6.5中,若CP满足触发条件,用“”表示,不满足触发条件,用“”表示。
例如当Q2nQ1nQ0n=001时:
CP0=CP,当下一个CP下降沿到来时,Q0由1变0,给出一个下降沿,使第二个触发器满足触发条件,Q1的次态由式6.1计算求得;
而Q1由0变1,给出一个上升沿,使第三个触发器不满足触发条件,Q2维持原态不变。
(4)状态图如图6.7所示。
图6.7
(5)功能说明:
该电路是一个异步(三位)二进制加法计数器。
分析计数器的逻辑功能也可用波形分析法。
在图6.6所示的电路中,若CP的波形是频率固定的重复矩形脉冲,如图6.8中的CP。
根据三个JK触发器的状态方程和CP条件可知,FF0触发器状态翻转发生在CP下降沿到来瞬间,FF1触发器状态翻转发生在Q0由1变0的瞬间,FF2触发器状态翻转发生在Q1由1变0的瞬间,可分别画出Q0、Q1、Q2的波形见图6.8,也可同样得到状态图如图6.7。
显然,这是一个二进制计数器,二进制计数器是“逢二进一”,即每当本位由1变0时,向高位进位,其相邻高位应计数翻转。
图6.8
例3.试用JK触发器设计一个同步五进制减法计数器。
解:
该例题是练习同步时序电路的设计方法。
设五进制计数器有5个状态,分别用S0、S1、S2、S3、S4表示。
原始状态图如图6.9(a)所示。
图6.9
(2)进行状态分配和编码:
用8421码对其进行编码,即:
S0=000,S1=001,S2=010,S3=011,S4=100,又因为是递减计数器,可将图(a)画成(b)的形式,斜线旁的标注“0”或“1”表示借位信号。
(3)确定触发器个数、类型:
因为是五进制计数器,根据N2n可知,需要3个触发器;
根据题目要求,选用JK触发器。
(4)状态方程、输出方程;
可通过画计数器状态卡诺图的方法求解,各触发器次态的卡诺图如图6.10所示、输出卡诺图如图6.11所示。
图6.10图6.11
求状态方程时,应按触发器特征方程的形式进行化简,例如,JK触发器的特征方程Qn+1=JQn+KQn,应使化简后的表达式包含Qn和Qn项。
根据图6.10,可写出状态方程:
Q3n+1=Q3nQ2nQ1n
Q2n+1=Q3nQ2n+Q1nQ2n
输出方程:
B=Q3nQ2nQ1n
驱动方程:
对照JK触发器的特征方程Qn+1=JQn+KQn,根据各触发器的状态方程,可对应得到各触发器的驱动方程:
J3=Q2nQ1n,K3=1
J2=Q3n,K2=Q1n
(5)检查电路能否自启动:
将无效状态101、110、111代入状态方程求出次态,见表6.6。
表6.6
Q3nQ2nQ1n
Q3n+1Q2n+1Q1n+1
110
111
001
该电路可自启动。
(6)逻辑图如图6.12所示。
图6.12
例4.由4位同步二进制计数器T4161组成的电路如图6.13所示,T4161的功能参见表6.2。
(1)当预置数输入端D3D2D1D0分别为0000和0110时,计数器的计数进制各为多少?
(2)画出两种情况下的状态转换图。
图6.13
该电路是练习T4161的分析方法。
(1)当D3D2D1D0为0000时,十一进制加法计数器;
当D3D2D1D0为0110时,五进制加法计数器。
(2)状态转换图分别见图6.14(a)和(b)所示。
图6.14
例5.十进制计数器T4160构成的计数器电路如图6.15所示。
T4160的功能参见表6.2。
(1)分析该电路是几进制计数器,画出状态转换图;
(2)若改用复位法,电路该如何连接,画出连线图。
图6.15
该电路是练习T4161的分析(置位法)方法和设计(复位法)方法。
(1)八进制计数器,状态转换图见答图6.16。
(2)复位法连接见图6.17。
图6.16
图6.17
例6.试用四位二进制计数器T4161
(1)用置位法构成十进制加法计数器,其状态转换图见图6.18(a);
(2)用复位法构成六进制加法计数器,其状态转换图见图6.18(b)。
T4161的功能参见表6.2,外部引线排列见图6.19。
(a)(b)
图6.18
图6.19
解:
该电路是练习用T4161(分别置位法和复位法)设计电路的方法。
分别见图6.20。
(a)置位法十进制(b)复位法六进制
图6.20
例7.试用四位二进制加法计数器T4161实现八进制加法计数器(置位法),其状态转换图见图6.21所示。
74LS4161的功能见表6.2、框图参见图6.19所示。
图6.21
该电路是练习T4161的设计方法。
见图6.22所示。
图6.22
例8.电路如图6.23所示。
分别画出当M=0和M=1时与CP信号对应的Q0、Q1、Q2、Q3和Y各点的电压波形(T4190的功能见表6.3)。
图6.23
本题练习可逆计数器的分析方法。
Y=Q3Q0M+Q2Q1M
当M=0时:
Y=Q2Q1
当M=1时:
Y=Q3Q0
M=0:
加法运算,当Q2Q1Q0=111时,
=0,电路处于预置数状态,因为D3D2D1D0=0000,七进制加法计数器,状态图见图6.24(a);
减法运算,当Q2Q1=01时,
=0,电路处于预置数状态,因为D3D2D1D0=0000,七进制加减法计数器,状态图见图6.24(b)。
Q3Q2Q1Q0
图6.24
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