华南理工大学数字系统设计实验2报告.docx
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华南理工大学数字系统设计实验2报告
实验二组合逻辑、时序逻辑根本模块电路设计
地
点:
31号楼
312房;
实验台号:
12
实验日期与时间:
2021年11月24日
评
分:
预习检查纪录:
批阅教师:
报告内容:
一、实验要求
达成3-8译码器的仿真切验设计,而且将编译好的程序生成可下载文件,将生成文
件经过USB-blaster为FPGA编程;
设计一个将系统时钟50MHz分频为1Hz的时钟的分频器,而且将编译好的程序生
成可下载文件,将生成文件经过USB-blaster为FPGA编程;
依照?
USB-blaster驱动安装教程?
安装完usb-blaster驱动,而且达成下载;
会查察芯片资料,比如数据手册,从而达成实验设计;
借助younever_v1.2信号分派表,学会在下载编程时,正确分派引脚。
二、实验内容
13-8译码器设计
1.1设计要求
1)
3个译码输入端A、B、C,分别对应开发板上表示为
ONDIP的2,3,4
2)
EN为使能端〔低电平有效〕,对应开发板上表示为
ONDIP的1管脚
3)Y为译码输出,8位位矢量种类。
D3至D10
4)输入采纳电平开关,译码输出采纳LED指示灯显示
5〕管脚对应见表2所示的信号分派表。
6〕译码表以下表1:
1
表1译码表
表2
信号分派表
编号
信号名
信号说明
EP2C8Q208
1
50MHz
主时钟
Bank1_23_I
2
SW0
按下为低电平
Bank2_208_IO
3
SW1
按下为低电平
Bank2_198_IO
4
SW2
按下为低电平
Bank2_201_IO
5
SW3
按下为低电平
Bank2_199_IO
6
LED0
低电平点亮
Bank2_207_IO
7
LED1
低电平点亮
Bank2_203_IO
8
LED2
低电平点亮
Bank2_206_IO
9
LED3
低电平点亮
Bank2_205_IO
10
LED4
低电平点亮
Bank2_200_IO
11
LED5
低电平点亮
Bank2_195_IO
2
1.2设计思路
3个译码输入端A、B、C,EN为使能端,Y[0]到Y[7]为输出端。
此中,输入和输出的逻辑关系见表1。
整体设计见图1。
使用到case语句和if语句
图13-8译码器输入输出框架
1.3VHDL描绘
用QuartusII9.0设计3-8译码器,代码以下:
---------------------------------------------------------
--VHDLexperience2
--
--ChenYirong
--
---------------------------------------------------------
--includelibrary
LIBRARYIEEE;--IEEELibrary
--includepackage
USEIEEE.std_logic_1164.ALL;--usepackage
USEIEEE.std_logic_unsigned.all;
---------------------------------------------------------
3
--introduceentity
ENTITYyimaqi38IS--shiti
PORT(
A,B,C,EN:
INstd_logic;--A,B,CisINPUTandENisshinengduan
Y:
OUTstd_logic_vector(7downto0)
);
ENDENTITY;
---------------------------------------------------------
--describearchitecture
ARCHITECTUREyimaqi38_archOFyimaqi38IS--structure
SIGNALABC:
std_logic_vector(2downto0);
BEGIN
ABC<=A&B&C;
PROCESS(ABC,EN)
BEGIN
IF(EN='0')THEN--whenENislow,ABCisvalidinput
caseABCis
when"111"=>Y<="11111110";--0
when"110"=>Y<="11111101";--1
when"101"=>Y<="11111011";--2
when"100"=>Y<="11110111";--3
when"011"=>Y<="11101111";--4
when"010"=>Y<="11011111";--5
when"001"=>Y<="10111111";--6
when"000"=>Y<="01111111";--7
whenothers=>Y<="XXXXXXXX";
endcase;
ELSE
Y<="11111111";
ENDIF;
4
ENDPROCESS;
ENDARCHITECTURE;
---------------------------------------------------------
1.4仿真结果
实体电路以以下图:
图2译码器实体电路图
仿真波形以以下图:
图33-8译码器仿真结果
2分频器实验
2.1设计要求
1)将EDA板上的系统时钟50MHz分频为1Hz的时钟信号
2)占空比为50%
3)利用流水灯点亮程序,在EDA板上察看成效
4)实体命名为clkdiv_(班级号)_(班级序号)
2.2设计思路
设计分频器模块,此中分频采纳计数器实现,它的输入输出框架见图4。
5
图4分频器输入输出框架
分频器控制流水灯的整体框架见图5。
图5分频器控制流水灯框架
2.3VHDL描绘
用QuartusII9.0设计分频器,代码以下:
---------------------------------------------------------
--VHDLexperience2
--FENPINQI
--DIV50MHzinto1Hz
--
--ChenYirong
--
---------------------------------------------------------
--includelibrary
LIBRARYIEEE;--IEEELibrary
--includepackage
USEIEEE.std_logic_1164.ALL;--usepackage
USEIEEE.std_logic_unsigned.all;
---------------------------------------------------------
--introduceentity
6
ENTITYclkdiv_15dianzhuo_12is--shiti
--changentochangefrequence
GENERIC(n:
integer:
=50000000);--leishucanshu
PORT(clk:
INstd_logic;
Y:
OUTstd_logic);
ENDENTITY;
---------------------------------------------------------
--describearchitecture
ARCHITECTUREbehavOFclkdiv_15dianzhuo_12IS--structureSIGNALcount:
integerRANGEn-1DOWNTO0:
=n-1;--COUNTERBEGIN
PROCESS(clk)
BEGIN
IF(rising_edge(clk))then
count<=count-1;--dijian
if(count>=n/2)then
Y<='0';--fenpin
else
Y<='1';
endif;
if(count<=0)then
count<=n-1;
endif;
ENDIF;
ENDPROCESS;
ENDbehav;
---------------------------------------------------------
用QuartusII9.0设计流水灯电路模块,代码以下:
---------------------------------------------------------
--VHDLexperience2
7
--LIUSHUIDENG
--SHIXIANLIUSHUIDENGGONGNENG
--
--ChenYirong
--
---------------------------------------------------------
--includelibrary
LIBRARYIEEE;
--IEEELibrary
--includepackage
USEIEEE.std_logic_1164.ALL;
--usepackage
USEIEEE.std_logic_unsigned.all;
---------------------------------------------------------
--introduceentity
ENTITYliushuidengis--shiti
PORT(clk,rst_n:
INstd_logic;
LED_OUT:
OUTstd_logic_vector(7DOWNTO0)
);
ENDENTITY;
---------------------------------------------------------
--describearchitecture
ARCHITECTUREbehavOFliushuidengIS--structureSIGNALlight:
std_logic_vector(7DOWNTO0);--COUNTERBEGIN
PROCESS(clk,rst_n)
BEGIN
IF(rst_n='0')then
light<="00000000";--jiangeliang
ELSIF(rising_edge(clk))then
if(light="11111111")then--ru
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