数电基础知识点考核Word下载.docx
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”B.原变量换成反变量,反变量换成原变量C.变量不变D.常数中“0”换成“1”,“1”换成“0”E.常数不变
9.在何种输入情况下,“与非”运算的结果是逻辑0。
(D)
A.全部输入是0B.任一输入是0C.仅一输入是0D.全部输入是1
10.在何种输入情况下,“或非”运算的结果是逻辑0。
(BCD)
A.全部输入是0B.全部输入是1C.任一输入为0,其他输入为1D.任一输入为1
1.
逻辑代数又称为(
布尔)代数。
最基本的逻辑关系有(与
)(或)(
非
)
三种。
常用的几种导出的逻辑运为(与非)(或非
(与或非)(同或)(异或)
2.
逻辑函数的常用表示方法有(逻辑表达式
)(
真值表
)(
逻辑图)
3.
逻辑代数中与普通代数相似的定律有(交换律)
(分配律)
(
结合律)
。
摩根定律又称为(反演定律)
4.逻辑代数的三个重要规则是(代入规则)(对偶规则)(反演规则
)
1.三态门输出高阻状态时,(ABD )是正确的说法。
A.用电压表测量指针不动B.相当于悬空C.电压不高不低D.测量电阻指针不动
2.以下电路中可以实现“线与”功能的有(CD)
。
A.与非门B.三态输出门C.集电极开路门D.漏极开路门
3.以下电路中常用于总线应用的有(A)
门门C.漏极开路门与非门
5.TTL电路在正逻辑系统中,以下各种输入中( ABC)
相当于输入逻辑“1”。
A.悬空B.通过电阻Ω接电源C.通过电阻Ω接地D.通过电阻510Ω接地
6.对于TTL与非门闲置输入端的处理,可以(ABD )
A.接电源B.通过电阻3kΩ接电源C.接地D.与有用输入端并联
7.要使TTL与非门工作在转折区,可使输入端对地外接电阻RI( C )
A.>RONB.<ROFF<RI<ROND.>ROFF
8.三极管作为开关使用时,要提高开关速度,可(ACD)
A.降低饱和深度B.增加饱和深度C.采用有源泄放回路D.采用抗饱和三极管
9.CMOS数字集成电路与TTL数字集成电路相比突出的优点是( ACD )
A.微功耗B.高速度C.高抗干扰能力D.电源范围宽
10.与CT4000系列相对应的国际通用标准型号为( B )
肖特基系列B.CT74LS低功耗肖特基系列低功耗系列D.CT74H高速系列
1.集电极开路门的英文缩写为(OC )门,工作时必须外加(电源
)和(负载
)
2.OC门称为( 集电极开路门)门,多个OC门输出端并联到一起可实现(线与
)功能。
3.TTL与非门电压传输特性曲线分为(饱和区)区、(转折区)区、(线性区)区、(
截止区)区。
4.国产TTL电路(CT4000)相当于国际SN54/低功耗肖特基
1.N个触发器可以构成能寄存
B)位二进制数码的寄存器。
+1
2.在下列触发器中,有约束条件的是( C)
A.主从JKF/FB.主从DF/FC.同步RSF/FD.边沿DF/F
3.一个触发器可记录一位二进制代码,它有( C)个稳态。
4.存储8位二进制信息要( D) 个触发器。
8.对于JK触发器,若J=K,则可完成( C)触发器的逻辑功能。
ˊ
14.下列触发器中,克服了空翻现象的有( ABD)
A.边沿D触发器B.主从RS触发器C.同步RS触发器D.主从JK触发器
15.下列触发器中,没有约束条件的是(D )
A.基本RS触发器B.主从RS触发器C.同步RS触发器D.边沿D触发器
16.描述触发器的逻辑功能的方法有( ABCD)
A.状态转换真值表B.特性方程C.状态转换图D.状态转换卡诺图
17.为实现将JK触发器转换为D触发器,应使(A )
=D,K=DB.K=D,J=D=K=D=K=D
18.边沿式D触发器是一种( C)稳态电路。
A.无B.单C.双D.多
1.触发器有( 2 )个稳态,存储8位二进制信息要( 8 )个触发器。
2.一个基本RS触发器在正常工作时,它的约束条件是R+S=1,则它不允许输入S=( 0 )且R=( 0 )的信号。
3.触发器有两个互补的输出端Q、——Q,定义触发器的1状态为( Q=1——Q=0 ),0状态为(Q=0——Q=1),可见触发器的状态指的是( Q )的状态。
4.一个基本RS触发器在正常工作时,不允许输入R=S=1的信号,因此它的约束条件是( RS=0 )。
5.在一个CP脉冲作用下,引起触发器两次或多次翻转的现象称为触发器的( 空翻
),触发方式为( 主从式
)式或(
边沿式 )式的触发器不会出现这种现象。
1.脉冲整形电路有(BC )。
A.多谐振荡器B.单稳态触发器C.施密特触发器定时器
2.多谐振荡器可产生(B )
A.正弦波B.矩形脉冲C.三角波D.锯齿波
3.石英晶体多谐振荡器的突出优点是( C)
A.速度高B.电路简单C.振荡频率稳定D.输出波形边沿陡峭
4.TTL单定时器型号的最后几位数字为( A)
5.555定时器可以组成( ABC)
A.多谐振荡器B.单稳态触发器C.施密特触发器触发器
7.以下各电路中,( B)可以产生脉冲定时。
A.多谐振荡器B.单稳态触发器C.施密特触发器D.石英晶体多谐振荡器
1.555定时器的最后数码为555的是( TTL)产品,为7555的是( CMOS )产品。
2.施密特触发器具有
( 回差
)现象,又称(
电压滞后
)特性;
单稳触发器最重要的参数为
(
脉宽 )
3.常见的脉冲产生电路有( 多谐振荡器
,常见的脉冲整形电路有(
单稳态触发器
施密特触发器 )
4.为了实现高的频率稳定度,常采用( 石英晶体)振荡器;
单稳态触发器受到外触发时进入( 暂稳态 )态。
2.若在编码器中有50个编码对象,则要求输出二进制代码位数为
( B )位。
3.一个16选一的数据选择器,其地址输入(选择控制输入)端有( C )个。
7.一个8选一数据选择器的数据输入端有( E )个。
8.在下列逻辑电路中,不是组合逻辑电路的有( D )。
A.译码器B.编码器C.全加器D.寄存器
9.八路数据分配器,其地址输入端有( C)个。
10.组合逻辑电路消除竞争冒险的方法有( AB )。
A.修改逻辑设计B.在输出端接入滤波电容C.后级加缓冲电路D.屏蔽输入信号的尖峰干扰
11.101键盘的编码器输出( C )位二进制代码。
13.以下电路中,加以适当辅助门电路,( AB )适于实现单输出组合逻辑电路。
A.二进制译码器B.数据选择器C.数值比较器D.七段显示译码器
14.消除竟争冒险的方法有 ( 修改逻辑设计)( 接入滤 )
1.同步计数器和异步计数器比较,同步计数器的显著优点是( A )。
A.工作速度高
B.触发器利用率高
C.电路简单
D.不受时钟CP控制。
2.把一个五进制计数器与一个四进制计数器串联可得到( D )进制计数器。
3.下列逻辑电路中为时序逻辑电路的是( C )
A.变量译码器
B.加法器
C.数码寄存器
D.数据选择器
5.
N个触发器可以构成能寄存( B )位二进制数码的寄存器。
6.五个D触发器构成环形计数器,其计数长度为
( A )
7.同步时序电路和异步时序电路比较,其差异在于后者
( B )
A.没有触发器
B.没有统一的时钟脉冲控制
C.没有稳定状态
D.输出只与内部状态有关
8.一位8421BCD码计数器至少需要( B )个触发器。
9.欲设计0,1,2,3,4,5,6,7这几个数的计数器,如果设计合理,采用同步二进制计数器,最少应使用( B)
级触器。
10.8位移位寄存器,串行输入时经( B )个脉冲后,8位数码全部移入寄存器中。
1.寄存器按照功能不同可分为两类:
( 移位)寄存器和( 数码 )寄存器。
2.数字电路按照是否有记忆功能通常可分为两类:
(组合逻辑电路 )(
时序逻辑电路)
3.由四位移位寄存器构成的顺序脉冲发生器可产生( 4 )个顺序脉冲。
4.时序逻辑电路按照其触发器是否有统一的时钟控制分为( 同步 )时序电路和( 异步 )时序电路。
6.将一个时间上连续变化的模拟量转换为时间上断续(离散)的模拟量的过程称为( A )。
A.采样
B.量化
C.保持
D.编码
7.用二进制码表示指定离散电平的过程称为( D )。
8.将幅值上、时间上离散的阶梯电平统一归并到最邻近的指定电平的过程称为
( B )
D.编码
10.以下四种转换器,( A )是A/D转换器且转换速度最高。
A.并联比较型
B.逐次逼近型
C.双积分型
D.施密特触发器
将模拟信号转换为数字信号,需要经过( 采样
( 保持 )
量化
) (
编码 )
1.PROM和PAL的结构是( AD )。
的与阵列固定,不可编程
B.
PROM与阵列、或阵列均不可编程
与阵列、或阵列均可编程
D.
PAL的与阵列可编程
2.当用专用输出结构的PAL设计时序逻辑电路时,必须还要具备有
(A)
A.触发器
B.晶体管
管
D.电容
3.当用异步I/O输出结构的PAL设计逻辑电路时,它们相当于
A.
组合逻辑电路
B.时序逻辑电路
C.存储器
D.数模转换器
4.PLD器件的基本结构组成有
( ABCD )
与阵列
B.或阵列
C.输入缓冲电路
D.输出电路
5.PLD器件的主要优点有( ABCD )
便于仿真测试
B.集成密度高
C.可硬件加密
D.可改写
6.GAL的输出电路是
( AD )
B.固定的
C.只可一次编程
D.可重复编程
7.PLD开发系统需要有( ABCD )
A.计算机
B.编程器
C.开发软件
D.操作系统
8.只可进行一次编程的可编程器件有
( AC )
9.可重复进行编程的可编程器件有
( BD )
10.ISP-PLD器件开发系统的组成有
( ACD )
D.编程电缆
11.全场可编程(与、或阵列皆可编程)的可编程逻辑器件有
( D )
的与阵列固定,不可编程
与阵列、或阵列均可编程
A.
1.一个容量为1K×
8的存储器有( BD )个存储单元。
2.要构成容量为4K×
8的RAM,需要( D )片容量为256×
4的RAM。
3.寻址容量为16K×
8的RAM需要( C )根地址线。
4.若RAM的地址码有8位,行、列地址译码器的输入端都为4个,则它们的输出线(即字线加位线)共有有( C )条。
5.某存储器具有8根地址线和8根双向数据线,则该存储器的容量为( C )
×
3
×
8
256×
256
6.采用对称双地址结构寻址的1024×
1的存储矩阵有
( C )
行10列
行5列
行32列
行1024列
7.随机存取存储器具有( A )功能。
A.读/写
B.无读/写
C.只读
D.只写
8.欲将容量为128×
1的RAM扩展为1024×
8,则需要控制各片选端的辅助译码器的输出端数为
( D)
9.欲将容量为256×
8,则需要控制各片选端的辅助译码器的输入端数为( B)
10.只读存储器ROM在运行时具有( A )功能。
A.读/无写
C.读/写
D.无读/无写
11.只读存储器ROM中的内容,当电源断掉后又接通,存储器中的内( D )。
A.全部改变
B.全部为0
C.不可预料
D.保持不变
12.随机存取存储器RAM中的内容,当电源断掉后又接通,存储器中的内容
( C )。
A.全部改变
B.全部为1
C.不确定
13.一个容量为512×
1的静态RAM具有( A )
A.地址线9根,数据线1根
B.地址线1根,数据线9根
C.地址线512根,数据线9根
D.地址线9根,数据线512根
14.用若干RAM实现位扩展时,其方法是将( CD )相应地并联在一起。
A.地址线
B.数据线
C.片选信号线
D.读/写线
15.PROM的与陈列(地址译码器)是( B )。
A.全译码可编程阵列
全译码不可编程阵列
C.非全译码可编程阵列
D.非全译码不可编程阵列
存储器的( 存储容量
)和(
存取时间 )是反映系统性能的两个重要标准
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