EDA课程设计数字秒表的设计Word文档下载推荐.docx
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0.01秒-1小时,误差小于0.5秒;
3.按要求完成课程设计报告,格式符合学校规范标准,字数不少于2000字。
五、进程安排
第1-2天理论讲解,学生查找资料;
第3-6天程序编写;
第7天程序调试;
第8-10天调试,验收,评分。
六、主要参考资料
[1]谭会生,张昌凡.EDA技术及应用.第2版.西安:
西安电子科技大学出版社.
[2]潘松,黄继业.EDA技术与VHDL.第3版.北京:
清华大学出版社,2003.
[3]李兰英.NiosII嵌入式软核SOPC设计原理及应用.北京:
北京航空航天大学出版社,2006.
指导教师(签名):
20年月日
目录.........................................................................1
摘要.........................................................................2
1.设计目的...................................................................3
2.设计要求...................................................................3
3.设计过程...................................................................3
3.1设计规划...............................................................3
3.2建立工程...............................................................4
3.3建立各个功能模块程序并进行仿真调试.....................................5
3.3.150MHz分频为1000Hz分频器的源程序...............................5
3.3.250MHz分频为100Hz分频器的源程序................................5
3.3.3改变分频系数...................................................6
3.3.4十进制计数器的源程序...........................................7
3.3.5六进制计数器的源程序...........................................8
3.3.6数字秒表的源程序..............................................10
3.3.7数码管显示的源程序............................................12
3.4建立逻辑图............................................................13
3.5系统与外设端口的连接..................................................15
3.6启动程序观察结果......................................................15
4.设计总结..................................................................16
5.参考资料..................................................................17
附录........................................................................18
摘要
随着人们生活水平的日益提高,社会体系的日益完善,人们对于各种应用器件的要求也越来越高。
秒表作为日常生活中,特别是体育运动中应用的特别广泛,所以精确且方便使用的秒表就被越来越多的人所选择。
本秒表计时器用于体育竞赛及各种要求有较精确时的各领域,往常利用中小规模集成电路实现,但一般体积大,使用携带不方便。
利用VHDL在FPGA或CPLD上实现1/100秒计时控制器,能充分发挥VHDL与可编程逻辑器件灵活、高效、集成度高的特点。
利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。
该秒表能对0秒~59分59.59秒范围进行计时,显示最长时间是59分59秒。
计时精度达到10ms。
设计了复位开关和启停开关。
复位开关可以在任何情况下使用,使用以后计时器清零,并做好下一次计时的准备。
关键词:
EDA技术VHDL语言计时器数码管
1.设计目的
本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上,进一步了解EDA技术,同时也对计算机系统中时钟控制系统进行了解,掌握状态机工作原理,同时了解计算机时钟脉冲是怎么产生和工作的,以及怎样变频的。
在掌握所学课程理论知识时。
通过对数字秒表的设计,进行理论与实际的结合,提高与计算机有关设计能力,提高分析、解决计算机技术实际问题的能力。
通过课程设计深入理解计算机结构与控制实现的技术,达到课程设计的目标。
并让我们从中认识到自己的不足,以便以后加以改正,弥补自己的不足,以达到实验效果。
2.设计要求
1.计时精度应大于1/100S,计时器能显示1/100S的时间,误差小于0.5秒。
2.计时器的最大计时时间为1小时,为此需要6位的显示器,显示的最长时间为59分
59.99秒。
3.设置有复位和起/停开关,复位开关用来使计数器清零,做好计时准备。
起停开关的
使用方法与传统的机械式计数器相同,即按一下,启动计时器开始计时,再按一下计
时终止。
3.设计过程
3.1设计规划
根据数字秒表的设计要求可以采用自顶向下的设计方案,系统的整体组装设计原理图如图1所示,它主要由控制模块、时基分频模块,计时模块和显示模块四部分组成。
各模块分别完成计时过程的控制功能、计时功能与显示功能。
3.2建立工程名
打开QuartusII4.1,先执行File下的New命令,新建源程序,新建文件类型的选择界面如图2所示。
再执行File下的NewProjectWizard命令,如图3所示,打开新建工程向导,根据提示进行有关设置或选择,创建一个新的工程,并要求工程名与顶层文件名一致。
对于已经建立的文件或工程,需要使用时打开即可。
图2新建文件类型的选择界面
图3新建工程向导操作
3.3建立各个功能模块程序并进行仿真调试
3.3.150MHz分频为1000Hz分频器的源程序
libraryieee;
useieee.std_logic_1164.all;
entityclkgen1is
port(clk:
instd_logic;
newclk:
outstd_logic);
endentityclkgen1;
architectureartofclkgen1is
signalcnt:
integerrange0to10#49999#;
begin
process(clk)is
ifclk'
eventandclk='
1'
then
ifcnt=10#49999#thencnt<
=0;
elsecnt<
=cnt+1;
endif;
endprocess;
process(cnt)is
ifcnt=10#49999#thennewclk<
='
;
elsenewclk<
0'
endarchitectureart;
3.3.250MHz分频为100Hz分频器的源程序
entityclkgenis
endentityclkgen;
architectureartofclkgenis
integerrange0to10#499999#;
ifcnt=10#499999#thencnt<
ifcnt=10#499999#thennewclk<
3.3.3改变分频系数
在本次设计中因为分频常数为500000比较大,其输出需要计数500000次才发生一次变化,在我们设定的时间间隔内,根本看不到输出的变化,也无法判断该程序的真确与否,故我们将分频系数改为30其仿真程序如下:
--signalcnt:
integerrange0to10#29#;
--ifcnt=10#499999#thencnt<
ifcnt=10#29#thencnt<
--ifcnt=10#499999#thennewclk<
ifcnt=10#29#thennewclk<
仿真结果如下图4所示:
图4CLKGEN的时序仿真结果
3.3.4十进制计数器的源程序
useieee.std_logic_unsigned.all;
entitycnt10is
clr:
ena:
cq:
outstd_logic_vector(3downto0);
co:
endentitycnt10;
architectureartofcnt10is
signalcqi:
std_logic_vector(3downto0);
process(clk,clr,ena)is
ifclr='
thencqi<
="
0000"
elsifclk'
ifena='
ifcqi="
1001"
elsecqi<
=cqi+'
endif;
process(cqi)is
thenco<
elseco<
cq<
=cqi;
其仿真结果如下图5所示:
图5十进制计数器的时序仿真结果
3.3.5六进制计数器的源程序
entitycnt6is
endentitycnt6;
architectureartofcnt6is
0101"
其仿真结果如下图6所示:
图6六进制计数器的时序仿真结果
六进制计数器无进位和清零信号和使能信号的源程序:
entitycnt6666is
outstd_logic_vector(2downto0));
endentitycnt6666;
architectureartofcnt6666is
std_logic_vector(2downto0);
101"
000"
其仿真结果如下图7所示:
图7六进制(无清零信号和使能信号)的时序仿真结果
3.3.6数字秒表的源程序
entitytimesis
port(clr:
clk:
dout:
outstd_logic_vector(23downto0));
endentitytimes;
architectureartoftimesis
componentclkgenis
endcomponentclkgen;
componentcnt10is
port(clk,clr,ena:
outstd_logic_vector(3downto0);
endcomponentcnt10;
componentcnt6is
endcomponentcnt6;
signals0:
std_logic;
signals1,s2,s3,s4,s5:
u0:
clkgenportmap(clk=>
clk,newclk=>
s0);
u1:
cnt10portmap(s0,clr,ena,dout(3downto0),s1);
u2:
cnt10portmap(s1,clr,ena,dout(7downto4),s2);
u3:
cnt10portmap(s2,clr,ena,dout(11downto8),s3);
u4:
cnt6portmap(s3,clr,ena,dout(15downto12),s4);
u5:
cnt10portmap(s4,clr,ena,dout(19downto16),s5);
u6:
cnt6portmap(s5,clr,ena,dout(23downto20));
其仿真结果如下图8所示:
图8数字秒表的时序仿真结果
3.3.7数码管显示的源程序
entityledis
port(din:
instd_logic_vector(3downto0);
dout:
outstd_logic_vector(6downto0));
endled;
architecturebehvofledis
begin
process(din)
casedinis
when"
=>
dout<
0111111"
0001"
0000110"
0010"
1011011"
0011"
1001111"
0100"
1100110"
1101101"
0110"
1111101"
0111"
0000111"
1000"
1111111"
1101111"
1010"
1110111"
1011"
1111100"
1100"
0111001"
1101"
1011110"
1110"
1111001"
1111"
1110001"
whenothers=>
0000000"
endcase;
endprocess;
endbehv;
3.4建立逻辑图
逻辑总图如下图9:
图9逻辑总图
其中times逻辑图如下图10:
图10times逻辑图
LED的显示模块原理:
LED有段码和位码之分,所谓段码就是让LED显示出8.的八位数据,一般情况下要通过一个译码电路,将输入的4位2进制数转换为与LED显示对应的8位段码。
位码也就是LED的显示使能端,对于共阴级的LED而言,低电平使能(在本实验箱中所有的LED均位共阴级的),在本实验中设计了一个3位的循环计数器,将计数结果输入到3-8译码器74ls138,译码结果输出即可依次使能每个LED。
Display逻辑图如下图11:
图11Display逻辑图
3.5系统与外设端口的连接
系统与外设端口的连接如下图12:
图12系统与外设端口的连接
3.6启动程序观察结果
系统与外设端口连接完毕就可以开始下载、选择、启动,观察结果如下图13:
图13观察结果图
4.设计总结
在本次设计过程中,我查阅了大量的书籍,不但巩固和加深了所学的专业基础课知识,还将所学的知识融会贯通,并且将课本与实际相结合,真正实现了学有所用。
通过这次课程设计之后,一定把以前所学过的知识重新温故。
我懂得了理论与实际相结合是很重要的,只有理论知识是远远不够的,只有把所学的理论知识与实践相结合起来,从理论中得出结论,才能真正提高自己的实际动手能力和独立思考的能力。
在课程设计过程中遇到各种问题是常有的,但我们应该将每次遇到的问题记录下来,并分析清楚,以免下次再碰到同样的问题的。
课程设计结束了,但是从中学到的知识会让我受益终身。
发现、提出、分析、解决问题和实践能力的提高都会受益于我在以后的学习、工作和生活中。
设计过程,好比是我们人类成长的历程,常有一些不如意,但毕竟这是第一次做,难免会遇到各种各样的问题。
在设计的过程中发现了自己的不足之处,
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- EDA 课程设计 数字 秒表 设计