数字电路实验报告完整版Word格式文档下载.docx

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周四下午第二讲

实验指导教师:

龙文杰

实验2原理图：

实验3代码：

modulety_2014111990_3（codeout,indec）;

input[3:

0]indec;

output[6:

0]codeout;

reg[6:

0]codeout;

always@（indec）

begin

case（indec）

4'

d0:

codeout=7'

b1111110;

d1:

b0110000;

d2:

b1101101;

d3:

b1110001;

d4:

b0110011;

d5:

b1011011;

d6:

b1011111;

d7:

b1110000;

d8:

b1111111;

d9:

b1111011;

default:

codeout=7'

bx;

endcase

end

endmodule

实验4原理图和波形图：

实验5原理图和波形图:

实验6原理图和波形图：

实验6代码：

1：

计数器

modulejishuqi（d,clk,clr,load,ud,q,cout）;

parametern=4;

input[n-1:

0]d;

inputclk,clr,load,ud;

outputreg[n-1:

0]q;

outputcout;

assigncout=（ud&

（q==9））|（~ud&

（q==0））;

always@（posedgeclk,negedgeclr）

if（!

clr）

q<

=0;

elseif（load）

=d;

elseif（ud）

if（q<

9）q<

=q+1;

elseq<

else

if（q>

0）q<

=q-1;

=9;

endmodule

2：

7段译码器：

moduledecode4_7（a,b,c,d,e,f,g,q）;

0]q;

outputa,b,c,d,e,f,g;

always@（q）

case（q）

assign{a,b,c,d,e,f,g}=codeout[6:

0];

实验7原理图和波形图：

实验7代码：

1.分频器

moduledivfreq（clk,out）;

inputclk;

outputregout;

reg[12:

0]q5000;

always@（posedgeclk）

begin

if（q5000<

=2499）

out<

=1;

q5000<

=q5000+1;

end

elseif（q5000<

4999）

else

2.计数器

modulecounter100（set,out,out2,q100）;

outputregout2;

inputout;

input[6:

0]set;

outputreg[7:

0]q100;

always@（posedgeout）

if（q100<

set）

out2<

q100<

=q100+1;

elseif（q100<

99）

elseq100<