经典数字电路和模拟电路面试题doc文档格式.docx

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如果holdtime不够，数据同样不能被打入触发器。

建立时间（SetupTime）和保持时间（Holdtime）。

建立时间是指在时钟边沿前，数据

信号需要保持不变的时间。

保持时间是指时钟跳变边沿后数据信号需要保持不变的时

间。

如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现

metastability的情况。

如果数据信号在时钟沿触发前后持续的时间均超过建立和保

持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。

（仕

兰微电子）

9、什么是竞争与冒险现象？

怎样判断？

如何消除？

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时

间不一致叫竞争。

产生毛刺叫冒险。

如果布尔式中有相反的信号则可能产生竞争和冒

险现象。

解决方法：

一是添加布尔式的消去项，二是在芯片外部加电容。

10、你知道那些常用逻辑电平？

TTL与COMS电平可以直接互连吗？

（汉王笔试）

常用逻辑电平：

12V，5V，3.3V；

TTL和CMOS不可以直接互连，由于TTL是在

0.3-3.6V之

间，而CMOS则是有在12V的有在5V的。

CMOS输出接到TTL是可以直接互连。

TTL接到CMOS需

要在输出端口加一上拉电阻接到5V或者12V。

cmos的高低电平分别

为:

Vih>

=0.7VDD,Vil<

=0.3VDD;

Voh>

=0.9VDD,Vol<

=0.1VDD.

ttl的为:

=2.0v,Vil<

=0.8v;

=2.4v,Vol<

=0.4v.

用cmos可直接驱动ttl;

加上拉后,ttl可驱动cmos.

11、如何解决亚稳态。

（飞利浦－大唐笔试）

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。

当一个触发

器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某

个正确的电平上。

在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡

状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

1降低系统时钟

2用反应更快的FF

3引入同步机制，防止亚稳态传播

4改善时钟质量，用边沿变化快速的时钟信号

关键是器件使用比较好的工艺和时钟周期的裕量要大。

12、IC设计中同步复位与异步复位的区别。

（南山之桥）

同步复位在时钟沿采复位信号，完成复位动作。

异步复位不管时钟，只要复位信

号满足条件，就完成复位动作。

异步复位对复位信号要求比较高，不能有毛刺，如果

其与时钟关系不确定，也可能出现亚稳态。

13、MOORE与MEELEY状态机的特征。

（南山之桥）

Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变

化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这

14、多时域设计中,如何处理信号跨时域。

不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一

级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步

器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。

跨时域的信号要经过同步器同步，防止亚稳态传播。

例如：

时钟域1中的一个信

号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器

同步后，才能进入时钟域2。

这个同步器就是两级d触发器，其时钟为时钟域2的时钟。

这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，

而产生亚稳态，因为它们之间没有必然关系，是异步的。

这样做只能防止亚稳态传播，

但不能保证采进来的数据的正确性。

所以通常只同步很少位数的信号。

比如控制信号，

或地址。

当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，

相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，

比较读写地址的大小时，就是用这种方法。

如果两个时钟域之间传送大量的数据，可

以用异步FIFO来解决问题。

15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。

（飞利浦－大唐笔

试）

Delay<

period-setup–hold

16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。

组合逻辑电路最大延迟为T2max,最小为T2min。

问，触发器D2的建立时间T3和保持

时间应满足什么条件。

（华为）

T3setup>

T+T2max,T3hold>

T1min+T2min

17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->

q还,有clock的delay,写出

决

T+Tclkdealy>

Tsetup+Tco+Tdelay;

Thold>

Tclkdelay+Tco+Tdelay;

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算

信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过

对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。

它不需要输入向

量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行

全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析

已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表

中的每一条路径。

因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。

（威盛VIA

关键：

将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优

先级未被修改。

20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给

出输入，使得输出依赖于关键路径。

21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区

别，优点），全加器等等。

（未知）

23、化简F（A,B,C,D）=m（1,3,4,5,10,11,12,13,14,15）的和。

（威盛）

卡诺图化简：

一般是四输入，记住00011110顺序，

0132

4576

12131514

891110

25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetheration

ofchannelwidthofPMOSandNMOSandexplain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？

（仕兰微电

子）

和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的

电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得

两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等

27、用mos管搭出一个二输入与非门。

（扬智电子笔试）

29、画出NOT,NAND,NOR的符号，真值表，还有transistorlevel的电路。

（Infineon

笔试）

31、用一个二选一mux和一个inv实现异或。

（飞利浦－大唐笔试）

inputa,b;

outputc;

assignc=a?

（~b）:

（b）;

32、画出Y=A*B+C的cmos电路图。

（科广试题）

33、用逻辑们和cmos电路实现ab+cd。

34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C（D+E）。

以上均为画COMS电路图，实现一给定的逻辑表达式。

35、利用4选1实现F（x,y,z）=xz+yz'

。

x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0，1

36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就

是化简）。

化成最小项之和的形式后根据~（~（A*B）*（~（C*D）））=AB+CD

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出

各点波形。

（Infineon笔试）

思路：

得出逻辑表达式，然后根据输入计算输出

38、为了实现逻辑（AXORB）OR（CANDD），请选用以下逻辑中的一种，并

说明为什么？

1）INV2）AND3）OR4）NAND5）NOR6）XOR答案：

NAND（未

知）

39、用与非门等设计全加法器。

40、给出两个门电路让你分析异同。

41、用简单电路实现，当A为输入时，输出B波形为⋯（仕兰微电子）

写逻辑表达式，然后化简

42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1

的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。

43、用波形表示D触发器的功能。

（扬智电子笔试）

easy

44、用传输门和倒向器搭一个边沿触发器。

46、画出DFF的结构图,用verilog实现之。

47、画出一种CMOS的D锁存器的电路图和版图。

48、D触发器和D锁存器的区别。

（新太硬件面试）

49、简述latch和filp-flop的异同。

50、LATCH和DFF的概念和区别。

51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生

的。

latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合

同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适

当的应用latch则会大量浪费芯片资源。

52、用D触发器做个二分频的电路.又问什么是状态图。

53、请画出用D触发器实现2倍分频的逻辑电路？

54、怎样用D触发器、与或非门组成二分频电路？

（东信笔试）

直接D触发器Q反相输出接到数据输入

55、Howmanyflip-flopcircuitsareneededtodivideby16?

（Intel）16分频？

4

56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，

输出carryout和next-stage.（未知）

57、用D触发器做个4进制的计数。

（华为）

58、实现N位JohnsonCounter,N=5。

59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？

60、数字电路设计当然必问Verilog/VHDL，如设计计数器。

61、BLOCKINGNONBLOCKING赋值的区别。

非阻塞赋值：

块内的赋值语句同时赋值，一般用在时序电路描述中

阻塞赋值：

完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中

62、写异步D触发器的verilogmodule。

moduledff8（clk,reset,d,q）;

inputclk;

inputreset;

input[7:

0]d;

output[7:

0]q;

reg[7:

always@（posedgeclkorposedgereset）

if（reset）

q<

=0;

else

=d;

endmodule

63、用D触发器实现2倍分频的Verilog描述？

moduledivide2（clk,clk_o,reset）;

inputclk,reset;

outputclk_o;

wirein;

regout;

always@（posedgeclkorposedgereset）

if（reset）

out<

=in;

assignin=~out;

assignclk_o=out;

64、可编程逻辑器件在现代电子设计中越来越重要，请问：

a）你所知道的可编程

逻辑器件有哪些？

b）试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

（汉

王笔试）

PAL，GAL，PLD，CPLD，FPGA。

moduledff8（clk,reset,d,q）;

input[7:

output[7:

reg[7:

always@（posedgeclkorposedgereset）异//步复位，高电平有效

65、请用HDL描述四位的全加法器、5分频电路。

66、用VERILOG或VHDL写一段代码，实现10进制计数器。

67、用VERILOG或VHDL写一段代码，实现消除一个glitch。

69、描述一个交通信号灯的设计。

（仕兰微电子）

70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。

71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回

钱数。

（1）画出fsm（有限状态机）；

（2）用verilog编程，语法要符合fpga设计的

要求。

72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑

找零：

（1）画出fsm（有限状态机）；

（2）用verilog编程，语法要符合fpga设计的要

求；

（3）设计工程中可使用的工具及设计大致过程。

73、画出可以检测10010串的状态图,并verilog实现之。

74、用FSM实现101101的序列检测模块。

a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。

请画出statemachine；

请用RTL描述其statemachine。

75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。

（飞利浦－

大唐笔试）

76、用verilog/vhdl写一个fifo控制器（包括空，满，半满信号）。

reg[N-1:

0]memory[0:

M－1];

定义FIFO为N位字长容量M

八个always模块实现，两个用于读写FIFO，两个用于产生头地址head和尾地址

tail，一个产生counter计数，剩下三个根据counter的值产生空，满，半满信号产生空，

满，半满信号

77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：

y=lnx，

其中，x为4位二进制整数输入信号。

y为二进制小数输出，要求保留两位小数。

电源

电压为3~5v假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设

计全程。

78、sram，flashmemory，及dram的区别？

sram：

静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM

需要不停的REFRESH，制造成本较高，通常用来作为快取（CACHE）记忆体使用

flash：

闪存，存取速度慢，容量大，掉电后数据不会丢失

dram：

动态随机存储器，必须不断的重新的加强（REFRESHED）电位差量，否则

电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。

价格比sram便

宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。

79、给出单管DRAM的原理图（西电版《数字电子技术基础》作者杨颂华、冯毛

官205页图9－14b），问你有什么办法提高refreshtime，总共有5个问题，记不起来了。

（降低温度，增大电容存储容量）（Infineon笔试）

81、名词:

sram,ssram,sdram

名词IRQ,BIOS,USB,VHDL,SDR

IRQ:

InterruptReQuest

BIOS:

BasicInputOutputSystem

USB:

UniversalSerialBus

VHDL:

VHICHardwareDescriptionLanguage

SDR:

SingleDataRate

压控振荡器的英文缩写（VCO）。

动态随机存储器的英文缩写（DRAM）。

名词解释，比如PCI、ECC、DDR、interrupt、pipeline、

IRQ,BIOS,USB,VHDL,VLSIVCO（压控振荡器）RAM（动态随机存储器），FIRIIR

DFT（离散傅立叶变换）或者是中文的，比如：

a.量化误差b.直方图c.白平衡

PCI：

PeripheralComponentInterconnec（tPCI），

DDR：

DoubleDataRate

ECC：

ErrorCheckingandCorrecting

模拟电路

1、基尔霍夫定理的内容是什么？

（仕兰微电子）在电子线路中，随便找个环路，

取相同的参考方向的，环路电压之和为零。

2、平板电容公式（C=εS/4π。

k（d）未知）

3、最基本的如三极管曲线特性。

4、描述反馈电路的概念，列举他们的应用。

（仕兰微电子）灵敏放大器锁存器。

5、负反馈种类

（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；

负反馈的优

点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线

性失真，有效地扩展放大器的通频带，自动调节作用）（未知）

6、放大电路的频率补偿的目的是什么，有哪些方法？

频率补偿目的就是减小时钟和相位差，使输入输出频率同步.频率补偿的根本思想就是

在基本电路或反馈网络中添加一些元件来改变反馈放大电路的开环频率特性（主要是

把高频时最小极点频率与其相近的极点频率的间距拉大）,破坏自激振荡条件,经保证闭

环稳定工作,并满足要求的稳定裕度,实际工作中常采用的方法是在基本放大器中接入

由电容或RC元件组成的补偿电路,来消去自激振荡.

7、频率响应，如：

怎么才算是稳定的，如何改变频响曲线的几个方法。

8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。

（凹凸）

9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），

优缺点，特别是广泛采用差分结构的原因。

10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。

11、画差放的两个输入管。

12、画出由运放构成加法、减法、微分、积分运算的电路原理图。

并画出一个晶

体管级的运放电路。

13、用运算放大器组成一个10倍的放大器。

14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出

端某

点

的rise/fall时间。

（Infineon笔试试题）

15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C

上电压和R上电

压，要求绘制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何

为低通

滤

波器。

当RC<

<

T时，给出输入电压波形图，绘制两种电路的输出波形图。

16、有源滤波器和无源滤波器的原理及区别?

（新太硬件）

17、有一时域信号S=V0sin（2pif0t）+V1cos（2pif1t）+V2sin（2pif3t+90）,当其通过低通、

带通、高通滤波器后的信号表示方式。

18、选择电阻时要考虑什么？

（东信笔试题）

19、在CMOS电路中，要有一个单管作为开