EDA实验报告推荐文档Word格式.docx
- 文档编号:16809565
- 上传时间:2022-11-26
- 格式:DOCX
- 页数:25
- 大小:1.24MB
EDA实验报告推荐文档Word格式.docx
《EDA实验报告推荐文档Word格式.docx》由会员分享,可在线阅读,更多相关《EDA实验报告推荐文档Word格式.docx(25页珍藏版)》请在冰豆网上搜索。
SW3PIN_AE14
d2:
SW4PIN_AF14
d3:
SW5PIN_AD13
o:
LEDR0PIN_AE23
s0:
SW0PIN_N25
s1:
SW1PIN_N26
4、生成符号图:
实验2四位比较器
2.1实验目的
1.设计四位二进制码比较器,并在实验开发系统上验证。
2.学习文本输入HDL文件的设计方法。
2.2实验仪器与器材
4.打印机一台
2.3实验说明
本实验实现两个4位二进制码的比较器(功能框图如右图),输入为两个4位二进制码A3A2A1A0和B3B2B1B0,输出为M(A=B),G(A>
B)和L(A<
B)(见图3.1)。
用高低电平开关作为输入,发光二极管作为输出,具体管脚安排可根据实验系统的实际情况自行定义。
2.4实验要求
1.用硬件描述语言编写4位二进制码比较器的源文件;
2.对设计进行仿真验证;
3.编程下载并在实验开发系统上进行硬件验证。
2.5实验报告要求
1.写出比较器的HDL源文件;
2.写出仿真结果;
3.管脚分配情况。
2.6实验报告内容:
1、比较器的VHDL源文件:
libraryieee;
useieee.std_logic_1164.all;
entitymy_compareis
port(A3,A2,A1,A0:
instd_logic;
B3,B2,B1,B0:
G,M,L:
outstd_logic);
endmy_compare;
architecturebehaveofmy_compareis
begin
p1:
process(A3,A2,A1,A0,B3,B2,B1,B0)
variablecomb1,comb2:
std_logic_vector(3downto0);
begin
comb1:
=A3&
A2&
A1&
A0;
comb2:
=B3&
B2&
B1&
B0;
if(comb1>
comb2)thenG<
='
1'
;
M<
0'
L<
elsif(comb1<
comb2)thenM<
G<
elseL<
endif;
endprocessp1;
endbehave;
编译:
2、功能仿真波形:
3、管脚分配情况:
A3:
SW7PIN_C13
A2:
SW6PIN_AC13
A1:
A0:
B3:
B2:
B1:
B0:
G:
LEDR2PIN_AB21
M:
LEDR1PIN_AF23
L:
实验3并行加法器设计
3.1实验目的
1.设计一个4位加法器。
2.体会用HDL进行逻辑描述的优点。
3.2实验仪器与器材
5.其他器件与材料若干
3.3实验说明
本实验实现一个4位二进制数加法器,其功能框图如图8.2所示。
实验时用高低电平开关作为输入,用数码管作为输出(或用发光二极管),管脚锁定可根据实验系统自行安排。
图8.2全加器功能框图
3.4实验要求
1.用硬件描述语言编写4位二进制数全加器的源文件;
2.对设计文件进行编译;
3.仿真设计文件。
4.编程下载并进行实验验证。
3.5实验报告要求
1.写出全加器的HDL源文件;
2.写出仿真和硬件测试结果;
3.6实验报告内容:
1、全加器的VHDL源文件:
entityadder4is
port(a,b:
instd_logic_vector(3downto0);
cin:
sum:
outstd_logic_vector(3downto0);
count:
endadder4;
architecturebehaveofadder4is
process(a,b,cin)
variablevsum:
variablecarry:
std_logic;
carry:
=cin(0);
foriin0to3loop
vsum(i):
=(a(i)xorb(i))xorcarry;
carry:
=(a(i)andb(i))or(carryand(a(i)orb(i)));
endloop;
sum<
=vsum;
count<
=carry;
endprocessp1;
2.、功能仿真波形和硬件测试结果:
硬件测试:
硬件测试正常,实现全加器逻辑。
4、管脚分配情况:
a[3]:
a[2]:
a[1]:
a[0]:
b[3]:
b[2]:
b[1]:
b[0]:
sum[3]:
LEDR3PIN_AC22
sum[2]:
sum[1]:
sum[0]:
cin:
SW17PIN_V2
count:
LEDG7PIN_Y18
实验4计数器设计
4.1实验目的
计数器是实际中最为常用的时序电路模块之一,本实验的主要目的是掌握使用HDL描述计数器类型模块的基本方法。
4.2实验仪器与器材
4.3实验说明
计数器是数字电路系统中最基本的功能模块之一,设计时可以采用原理图或HDL语言完成。
下载验证时的计数时钟可选用连续或单脉冲,并用数码管显示计数值。
4.4实验要求
1.设计一个带有计数允许输入端、复位输入端和进位输出端的10进制计数器。
2.编制仿真测试文件,并进行功能仿真。
3.下载并验证计数器功能。
4.为上述设计建立元件符号。
5.选做:
在上述基础上设计按8421BCD码计数的100进制同步计数器。
4.5实验报告要求
1.画出原理图或写出HDL语言源文件。
2.打印仿真波形。
3.管脚分配情况。
4.6实验报告内容:
1、VHDL语言描述:
useieee.std_logic_unsigned.all;
entitymy_countis
port(en,reset,clk:
instd_logic;
q:
bufferstd_logic_vector(3downto0);
co:
outstd_logic);
endmy_count;
architecturebehaveofmy_countis
process(clk,en)
ifclk'
eventandclk='
then
ifreset='
thenq<
="
0000"
elsifen='
ifq<
"
1001"
=q+'
elseq<
endif;
endif;
endprocess;
co<
whenq="
else'
2、仿真波形:
四线七线译码器:
entitydecoder4_7is
port(insign:
instd_logic_vector(3downto0);
outsign:
outstd_logic_vector(6downto0));
enddecoder4_7;
architecturebehaveofdecoder4_7is
process(insign)
caseinsignis
when"
=>
outsign<
0000001"
when"
0001"
1001111"
0010"
0010010"
0011"
0000110"
0100"
1001100"
0101"
0100100"
0110"
1100000"
0111"
0001111"
1000"
0000000"
0001100"
whenothers=>
1111111"
endcase;
endbehave;
1、编译:
2、仿真:
十进制计数器:
1、原理图:
3、管脚分配情况:
clkKEY[2]PIN_P23
enSW1PIN_N26
resetSW0PIN_N25
coLEDG[7]PIN_Y18
outsign[0]HEX0[0]PIN_AF10
outsign[1]HEX0[1]PIN_AB12
outsign[2]HEX0[2]PIN_AC12
outsign[3]HEX0[3]PIN_AD11
outsign[4]HEX0[4]PIN_AE11
outsign[5]HEX0[5]PIN_V14
outsign[6]HEX0[6]PIN_V13
百进制计数器:
1、原理图:
2、仿真波形:
resetSW0PIN_N25
ql[0]HEX0[0]PIN_AF10
ql[1]HEX0[1]PIN_AB12
ql[2]HEX0[2]PIN_AC12
ql[3]HEX0[3]PIN_AD11
ql[4]HEX0[4]PIN_AE11
ql[5]HEX0[5]PIN_V14
ql[6]HEX0[6]PIN_V13
qh[0]HEX1[0]PIN_V20
qh[1]HEX1[1]PIN_V21
qh[2]HEX1[2]PIN_W21
qh[3]HEX1[3]PIN_Y22
qh[4]HEX1[4]PIN_AA24
qh[5]HEX1[5]PIN_AA23
qh[6]HEX1[6]PIN_AB24
实验5巴克码发生器
5.1实验目的
1.实现一个在通信领域中经常使用的巴克码发生器。
2.掌握用大规模可编程逻辑器件实现时序电路的方法。
5.2实验仪器与器材
5.3实验说明
巴克码发生器在数据通信、雷达和遥控领域有相当广泛的应用。
它能自动产生周期性的序列码。
本实验要求产生的序列码信号为{1110010},可以用寄存器或同步时序电路实现。
为了能够通过实验开发系统验证实验结果,可以使用两个输出端,其中一个输出端同时输出巴克码,另一个输出端输出节拍。
巴克码发生器的功能框图见图8.4所示。
5.4实验要求
1.写出全部设计文件。
2.编写测试向量,进行功能仿真。
3.下载并用实验板验证。
5.5实验报告要求
2.
图8.4巴克码发生器示意图
打印仿真报告和波形。
5.6实验报告内容:
在实验中我使用VHDL语言描述来实现巴克马发生器的功能。
1、巴克码发生器VHDL源文件:
useieee.std_logic_arith.all;
entitybackis
port(clk,reset:
dout1,dout2:
endback;
architecturebehaveofbackis
signalcount7:
integerrange0to6;
process(clk,reset)
thencount7<
=0;
elsifclk'
ifcount7<
6then
count7<
=count7+1;
elsecount7<
dout2<
=clk;
process(count7)
casecount7is
when0=>
dout1<
when1=>
when2=>
when3=>
when4=>
when5=>
when6=>
为了将巴克码清楚地显示,在巴克码发生器后的输出端dout1加以一线七线译码器,然后连接到数码管显示,输出时钟用LED灯显示即可。
一线七线译码器VHDL语言描述:
entitydecoder1_7is
instd_logic_vector(0downto0);
enddecoder1_7;
architecturebehaveofdecoder1_7is
0"
1"
仿真:
巴克码发生器总连接图:
总连接图仿真波形:
clk:
KEY[2]PIN_P23
reset:
dout1[0]:
HEX0[6]PIN_V13
dout1[1]:
HEX0[5]PIN_V14
dout1[2]:
HEX0[4]PIN_AE11
dout1[3]:
HEX0[3]PIN_AD11
dout1[4]:
HEX0[2]PIN_AC12
dout1[5]:
HEX0[1]PIN_AB12
dout1[6]:
HEX0[0]PIN_AF10
dout2:
LEDG[7]PIN_Y18
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- EDA 实验 报告 推荐 文档