北华大学EDA实验报告报时式电子钟Word格式.docx
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3)完成对时和分的校时,并能对秒计数器清零;
4)采用层次化,VHDL语言设计,并对各模块进行功能仿真;
5)对所完成的设计进行编译、综合、编程下载,并完成硬件调试。
实验环境:
PC机、QuartusⅡ软件
实验原理以及方案设计:
该设计分成五个模块:
定时时钟模块、扫描时钟模块、按键处理模块、定时计数模块和显示控制模块。
各模块连接如图1:
图1顶层原理图
在该设计中,显示控制模块主要作用是在7段数码管上正确的显示0-9的数字,别处理。
在该设计中,采用24小时计数模式。
秒的个位计数从0-9,即十进制计数。
当秒的个位计数到9后,准备向秒的十位进位。
秒的十位计数从0-5,即六进制计数。
十位进位。
当秒的十位计数到5后,准备向分的个位进位。
分钟的个位计数从0-9,即十进制计数。
当分钟的个位计数到9后,准备向分钟的十位进位。
分钟的十位计数从0-5,即六进制计数。
当分钟的十位计数到5后,准备向小时的个位进位。
显示控制模块主要作用是在7段数码管上正确的显示0-9的数字。
sel三位选择线和3-8译码器相连
实验过程:
各模块和实验程序:
图2秒计数器模块
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCLKS_0205IS
PORT(CLK,CLR,CLR1,CLR2:
INSTD_LOGIC;
COS:
OUTSTD_LOGIC;
QS:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));
ENDCLKS_0205;
ARCHITECTURECLOCK3OFCLKS_0205IS
SIGNALQN:
STD_LOGIC_VECTOR(6DOWNTO0);
BEGIN
PROCESS(CLK)
BEGIN
IF(CLK'
EVENTANDCLK='
1'
)THEN
IF(CLR='
0'
ORCLR1='
ORCLR2='
)THENQN<
=B"
0000000"
;
COS<
='
ELSIFQN=B"
1011001"
THENCOS<
QN<
ELSIFQN=B"
0001001"
THENQN<
0010000"
0011001"
0100000"
0101001"
0110000"
0111001"
1000000"
1001001"
1010000"
1011000"
ELSEQN<
=QN+1;
COS<
ENDIF;
ENDPROCESS;
QS<
=QN;
ENDCLOCK3;
图3分计数器模块
ENTITYCLKM_0205IS
PORT(CLK,CLR,PM,SM:
COM:
QM:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));
ENDCLKM_0205;
ARCHITECTURECLOCK4OFCLKM_0205IS
COM<
WHEN(QN=B"
ANDSM='
)ELSE'
PROCESS(CLK,PM,SM)
VARIABLEPS:
STD_LOGIC_VECTOR(1DOWNTO0);
BEGIN
PS:
=(PM&
SM);
IF(CLK'
)THEN
IFCLR='
ELSIFPS="
00"
ELSIFQN=B"
ELSEQN<
ENDIF;
ENDIF;
ENDPROCESS;
QM<
ENDCLOCK4;
图4小时计数器模块
ENTITYCLKH_0205IS
PORT(CLK,CLR,PH,SH:
QH:
OUTSTD_LOGIC_VECTOR(5DOWNTO0));
ENDCLKH_0205;
ARCHITECTURECLOCK2OFCLKH_0205IS
STD_LOGIC_VECTOR(5DOWNTO0);
BEGIN
PROCESS(CLK)
IFCLR='
="
000000"
ELSIF(PH='
ORSH='
IFQN=B"
100011"
001001"
010000"
011001"
100000"
QH<
ENDCLOCK2;
图5报时模块
ENTITYCLKY_0205IS
PORT(QM:
INSTD_LOGIC_VECTOR(6DOWNTO0);
QS:
C1,C2,F1,F2,F3:
INSTD_LOGIC;
Y:
OUTSTD_LOGIC);
ENDCLKY_0205;
ARCHITECTURECLOCKOFCLKY_0205IS
PROCESS(C1,C2,F3)
IF(C1='
)OR(C2='
)THENY<
ELSIFF3='
THENY<
ELSIF(QM=X"
IF(QS=X"
=F2;
ELSEY<
ENDIF;
ELSIFQM=X"
59"
THEN
IFQS=X"
50"
=F1;
ELSIFQS=X"
52"
ELSIFQS=X"
54"
ELSIFQS=X"
56"
58"
ELSEY<
ENDPROCESS;
ENDCLOCK;
图6延时模块
ENTITYCLKE_0205IS
PORT(CLK,CLR0,PH,PM:
CLR:
ENDCLKE_0205;
ARCHITECTURECLOCK5OFCLKE_0205IS
SIGNALSP:
STD_LOGIC_VECTOR(2DOWNTO0);
SP<
=CLR0&
PH&
PM;
BEGIN
IF(CLK'
IFSP="
100"
THENCLR<
ELSECLR<
ENDCLOCK5;
图7分频模块
ENTITYCLKQ_0205IS
PORT(CLK1K,PH,PM:
CLK,F1:
ENDCLKQ_0205;
ARCHITECTURECLOCK6OFCLKQ_0205IS
SIGNALQ:
STD_LOGIC_VECTOR(9DOWNTO0);
SIGNALP:
STD_LOGIC_VECTOR(1DOWNTO0);
P<
=PH&
PROCESS(CLK1K)
IF(CLK1K'
EVENTANDCLK1K='
IFQ=B"
1111111111"
THENQ<
0000000000"
ELSEQ<
=Q+1;
F1<
=Q(0);
IFP="
0"
THENCLK<
=NOTQ(9);
ELSECLK<
=NOTQ(8);
ENDCLOCK6;
图8输入模块
ENTITYCLKI_0205IS
PORT(CLK1K,H,M,CR:
PH,PM,CLR:
ENDCLKI_0205;
ARCHITECTURECLOCKOFCLKI_0205IS
PROCESS(CLK1K,H,M)
IFH='
THENPH<
ELSEPH<
IFM='
THENPM<
ELSEPM<
IFCR='
ELSECLR<
实验结论:
实验箱使用模式3,键8为复位按键,键8为0时正常工作。
键3、4设置小时,键1、2设置分钟。
下载成功后,按下键8,及使六个LED复位清零,松开键8,显示数秒的自动计时,可以通过3、4键设置小时数,1、2键设置分钟数。
当秒数满60则进一位,分钟数满60进一位,当显示为23:
59:
59时,秒数在加一则显示00:
00:
00,之后从新计时。
实验心得:
通过这次实验,不仅检验了我所学习的知识,也培养了我独立思考和独立解决问题的能力。
在实验中,与同学互相探讨、互相学习、互相监督,学会了与人相处,学会了运筹帷幄。
EDA实验是我们专业课程知识的综合应用和实践训练,是对我们所学知识的拔高。
通过这次实验,我在多方面都有提高。
以前不是很理解的东西都在课程设计中豁然开朗,是自己的能力得到提升。
指导教师评语以及成绩:
指导教师签字:
批改日期:
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- 关 键 词:
- 大学 EDA 实验 报告 时式 电子钟