硬件Layout元器件布线规范篇文档格式.docx
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3,3-W法则:
例如当信号线宽度为5mil时,则Trace两旁的Space需为10mil,如此可降低2线之间的串扰(crosstalk),一般针对高频信号做要求,如CLK,需要做3-W法则来降低串扰,或者是做GND做屏蔽处理。
1.1.4DampingResistor
DampingResistor:
一般高频信号在Source端会加一颗串接电阻做阻抗匹配及DampingResistor最常见的是CLK信号,而DampingResistor摆的位置必须靠近Source端越近越好。
如下图:
1.1.5DecoupleCapacitor
Power:
一般IC都需要有Power才能正常工作,Power通常是接IC的VCC以及GNDpin
Decouple电容;
一般为了让IC能等到较稳定的电源,通常会在VCCpin加decoupling电容滤除noise.这些电容要求越靠近IC越好,太远则没有效果。
参考下图所示:
PowerTrace:
Trace宽度依流过的电流来决定的,按1A=40mil处理。
PowerTrace太细容易造成Drop电压太大。
Vref是很重要的电压需求,其电流很小也很容易受到干扰,所以线宽要粗及线距要大,布线需小心处理。
一般Chip都有PLL的需要,这个锁相环电路直接关系到Core频率和其他外围器件性能的的稳定(比如CPU的Memory,MAC的GE/HG),所以一般都要加L/Cfilter以确保很小的noise所以L/Cfilter需要靠近IC端,而且还要注意是否存在跨不同powerplane的问题。
1.1.6GND&
Vcc&
ChassisGND的切割
1,RJ45TOTransformer:
Transformer的一次侧&
2次侧,GNDCHASSIS&
GNDSignal之间必须要保持80-120mil间距隔离开,相隔的间隙用高压电容跨接。
0.01uF/3KV或者bead.
2,GNDCHASSIS&
GND接机壳大地;
GNDSignal接PCB上的所有信号线的GND。
3,PCB内层所有不同的GND必须清楚的隔开
没有地平面的电流回路设计:
a如果需要走线,应将其线宽尽量加粗
b如果不能采用GND为参考平面,需要用星形连接策略。
c数字电流不能流经模拟器件
d高速电流不能流经低速器件
RJ45前端分割示意图:
Transforme的最大特点就是能隔断用UTP把相距甚远的两台处在通讯状态下的两台计算机之间的直流联系,而以交流脉冲信号形式传送的有用数据信号可畅通无阻地通过它。
从而,既可顺利地进行通讯,又避免了因两地的地电位不同引起的大电流烧坏计算机。
对于无用有害的直流或缓变大电流来讲,Transformer相当处在断开状态的开关,对于有用的交流脉冲数据信号来讲,Transforme相当处在闭合状态的开关。
所以这部分的布线要求如下:
从RJ45到Transformer走线以CHASSIS_GND为参考平面,没有走线的PLANE一律挖空。
CHASSIS_GND与GND的间距最少保持在1.5mm.,对于高压变压器可以将大部分能量泄放到CHASSIS_GND上,如果CHASSIS_GND与GND\POWER距离太近的话,会将高压或者高频噪声耦合到我们的以太网系统当中,造成对系统伤害或不稳定。
而PHY到Transformer的走线则以GND为参考或者PWR。
E1/T1的前端布线处理:
变压器下的电源和地平面必须挖空;
GNDCHASSIS接接口地和机壳大地;
GNDCHASSIS&
GNDSignal之间必须要保持80-120mil间距隔离开,并且不要连接;
由于E1有平衡和非平衡模式,前端可按照差分走线,走线可适当加宽到0.3mm已保证大电流不会烧断;
信号线下的GNDCHASSIS全部挖空,以上关于地的处理是防止对端设备没有接地时产生干扰出现crc错误
4,单点接地
图1
图2
一般单点接地的线宽都比较粗,这样的话保持电流路径阻抗尽可能的低。
PWM的布线
以MPS1580为例:
1,PGND与AGND
PGND=DirtyGND,针对大电流的GND
AGND=QuiteGND,针对相位补偿,Feedback,噪声敏感pin角的GND.
2.高速开关的trace宜越粗越短越好,并且尽量避免灌孔。
如下图黑色阴影部分所示
3,所有的sub-component离PWMIC尽可能的近。
如下图所示,为AC电路路径。
红色为:
当MOSFET打开时,电流的流向方向。
蓝色为:
当MOSFET关断时,电流的流向方向。
为了减少trace的杂散电感,(V=L*di/dt),以降低EMI的辐射,减少各个接地点的点位差。
最大限度的减小脉冲电流环路,将Q1,Q2(一般的上管和下管),和输入电容相互靠近,而且连接点(Phase)为整片铜片焊盘。
增加一些陶瓷电容(范围:
0.1uF-0.001uF)来改变高频旁路。
4,减少高频电压振铃
加宽并且缩短MOSFETS与D极之间的引线以减小杂散电感,如果EMI要求很高,需要加一个小型RC缓冲来减小节点的高频振铃,或者在G极放置0-10欧姆电阻(经验值),以减少G极驱动信号也有助于减小节点的高频振铃。
5,缩短栅极驱动路径
栅极驱动信号的完整性(电压电平,上升和下降时间),对于电路工作和效率是很重要的,所以短而宽的栅极驱动引线减小了引线的电感。
具体引线标准参考如下:
如果从栅极驱动到MOSFET栅极的PCB引线长度超过1inch,那么引线的电感大约为25nH,如果栅极驱动电流为2A,且上升和下降时间为10ns,而且粘合线盒PCB引线上的压降为0.6V和5V,这样可能减缓MOSFET的开关响应时间。
这些电感同样可能与栅极电容引起高频振荡。
6,栅极驱动电源(BST和VCC)的去耦电容应该靠近IC和AGND,反馈分压电阻应该尽量靠近IC端。
控制电路不能放在交流回路中间。
7,对Cin和Cout的要求
防止滤波电容引线过长,以至于等效串联电感过大,电容放置最好按2侧放置为宜。
因为按列放置电容并顺序连线非常美观但这种布局会使距离电源开关或整流器最近的电容比其它电容器承受更多的波纹电流,从而缩短该电容的使用寿命。
参考顺序为:
电解电容(固体电容)>
钽电容<
陶瓷电容
8,散热铺铜箔的标准
因为PCB的载流能力一直没有一个固定的说法,结合我们公司的实际情况,我们表层铺铜都是1oz厚度,大家以MIL-STD-275为标准参考以下数值:
温升为10C时的线宽.10mil过1A电流。
对于D-PAK封装的MOSFET(或者带有E-PAD的PWMIC)应该充分拓展其漏极(D)的引脚底衬或者E-PAD,增加其与焊盘的接触面积,将热量散到主板的铜箔上。
如有必要还可以打via来进一步提高散热效果。
9,PCB在Power-In的connector(orDC-Jack),底下的Ground与Power层要挖空,特别是POE的PCB。
在高压的情况下要格外注意这个情况。
CLK的布线
1,CLK电路尽量放在PCB中心位置,一般以MAC为中心。
尽量靠近MAC端。
2,R356-R359,C515-C518必须放在靠近U14源端。
3,MAC_CLK,6128_CLK,PHY_CLK,尽量走表层,包GND,GNDNET上必须沿线打VIA地空。
4,对与差分CLK,源端匹配电阻需要尽可能近靠近BUFFFER。
AC耦合电容和跨接电阻(片外的匹配都是在+,-之间跨接一个100欧的电阻,这个视具体芯片而定有些LVDS的匹配都是在片内)需要放在靠近芯片接收端。
在一般情况下差分时钟的电平都是LPECL(直流匹配时用130欧上拉,同时用82欧下拉;
交流匹配时用82欧上拉,同时用130欧下拉。
但两种方式工作后直流电平都在1.95V左右),所以电平匹配电阻也需要靠近源端。
5,OSC电路零件摆放
Vcc必须经过滤波电路进入Vin端,顺序依次为电容>
bead>
电容,必须经过滤波电容后进入Vin.
6,OSC下方任何信号都不能经过,设立禁止区(手动设置)。
禁止区需禁止所有层面的自动铺铜进入禁止区,在CLK的pin处留一个缺口让GND铜箔进入OSC下方。
7,Crystal的布线:
线路上的Y1,C497,C498,必须放置在ICPin旁边,Trace越短越好。
Crystal本体下方禁止走线或者从pin中间穿过。
RJ45toTransformer的布线
RJ45Transformer的抽头,线宽15mil,差分对必须等距平行。
TransformerPHY
差分对必须平行等距,PHY与Transformer间的终端匹配电阻49.9欧&
0.01uF电容,在Gigaport需放在靠近PHY处,在10/100port则靠近Source端RX+-信号线的Terminationresistor靠近Transformer,Tx+-信号线的Terminationresistor靠近PHY端。
不同的差分对之间需要包GND或者遵循3-W原则。
差分线走线时,转弯转偶数次,相互抵消相位。
终端电阻Bypass电容
Terminationresistor差分线的Layout
当上下层布线面积不够时,线必须换至电源层时,必须告知硬件工程师那些传输线会被放置在内层,询问硬件工程师内层走线是否会影响阻抗的,内层传输线因为线阻抗的关系是否需要改变线宽,切记保持GND的完整,不能再GND线。
SFP的布线XFP的布线
因为SFP和XFP要是高速的低压差分线,而其信号属性决定了其PCB走线的特殊要求。
SFP的布线:
1.电源的要求:
Vccripple的要求是200mV.电流约为330mA.
Note:
应用的电感的DCR应该小于500毫欧。
LC滤波电路应该离VCC尽可能的近,以减少电压的跌落。
1.阻抗要求:
差分线的阻抗是100欧姆,线宽控制在6mil为佳,差分对线间距为12mil。
在差分线两侧要放一定的对称地孔。
在采用带状线布线时,信号被FR-4材料夹在中间。
而微带线时,信号线一边是裸露在空气中的(空气的介电常数最低(Er=1),所以建议SERDES差分线走顶层或底层为宜。
SERDES差分线应该参考自己的GND或者PWR,GND/PWR可以提供完整的回流路径,但是由于共模噪声和电流回流的原因,所以差分对在整个传输路径上要有相同的参考平面。
尽量不要打孔,避免任何的不连续的参考平面。
请与PCB板场确定100差分阻抗(主要是我们的线宽是否满足要求)。
TX+(-)RX+(-)不能在同一层放置或者相邻的layer走线。
2.AC耦合电容的放置,电平匹配电阻的放置
由于SFP厂商有的在SFP内部放置了AC耦合电容,有的是没有放置的,所以建议在PCBboard上一定要放置AC耦合电容,电容的放置的位置应放在RX接收端。
电阻匹配网络应该靠近RX接收端端放置。
XFP的布线
1电源要求:
根据XFP_SFF_INF_8077i_Rev4_0.标准要求,
2阻抗要求:
差分线的阻抗是100欧姆,线宽控制在8mil为佳(最少要求6mil),差分对线间距为12mil。
XAUI的TX+和TX-最大的线间偏移量是60ps(大约为350mil).
XAUI的TX和RX的最大线间偏移量控制在50mil以下(1.25mm).偏移可能会hiteyemask,减少jitter的余量。
因为如果偏移量超过200mil的话,相当50mil偏移量产生的jitter的4倍。
XAUI的TX+(-),RX+(-),CLK+(-),不能在同一层放置或者相邻的layer走线。
为了防止串扰的发生,TX和RX差分对不要在同一层走线,比如:
TX1-RX1-TX2-RX2-TX3-RX3是容易产生串扰的,建议TX1-TX2-TX3-RX1-RX2-RX3。
3.AC耦合电容的放置
电容的放置的位置应放在尽量靠近RX接收端。
需要放置一定的地孔放在差分线两侧,必须做到等距,地空应该半径相等,
SGMII,GMII(RGMII),MII的走线(MACtoPHY端)
1.6.1SGMII布线
1阻抗要求
以BCM的芯片为例,SGMII的接口示意图如下
由于BCM54980RX已经内嵌了AC耦合电容。
所以在走线的时候只需要将MAC端的RX放置AC耦合电容。
在BCM56620到BCM54980之间的差分阻抗是100欧姆。
SGMII的TX+(-),RX+(-),不能在同一层放置或者相邻的layer走线。
需要做到尽可能的等长。
2AC耦合电容的放置
AC耦合距离需要放置在相同的相对位置(TX,RX而言),电容的放置的位置应放在RX接收端。
1.6.2GMII(RGMII)布线
以BCM的芯片为例,GMII的接口示意图如下:
RGMII的接口示意图如下:
RGMII/GMII从PHY到MAC单端传输线的控制阻抗为50欧姆。
所有的信号线线长的偏移量都应该保持在9.8mm以内(小于0.07ns)
RGMII/GMII的TX,RX,CLK不能在同一层放置或者相邻的layer走线,以避免发生串扰。
RX和TX线组要参考同一个参考GND或者PWR,在TX和RX两端的输出端,CLK和控制信号线源端最好加上33欧姆的源端匹配电阻。
RGMII的布线需要考虑RCLK,TCLK的delay延迟是否寄存器可设置,如果不能设置,需要考虑在
PCB上作延迟处理。
1.6.3MII布线
以BCM的芯片为例,MII的接口示意图如下:
从PHY到MAC单端传输线的控制阻抗为50欧姆。
MII的TX,RX,CLK不能在同一层放置或者相邻的layer走线,以避免发生串扰。
POE部分的布线
POE现阶段的芯片应用方案是采用Microsemi的为主,所以这里以它家的解决方案为参照,设置POE部分的布线要求。
POE基本示意图:
我们现阶段没用利用PD6900POE实现管理分级这一功能,使用的是AUTOmode。
1前端POE电路
A低通滤波电路(给VPORT_POSn,pin1,wheren=0…..23).
如果没有低通电路,那么外部的设备通过UTP直接传输到PD69012这一端,造成PD69012的损害。
所以用一个电容和电阻串联接地。
此电容和电容尽量靠近叫插件端。
BD40注意是反向放置的,这个在丝印上要注明清楚,
D51是用在ACdisconnect模式,如果用DCdisconnect模式的话,D51就不需要了,直接可以将VPORT_POS连到Vmain.S119是限流作用的的,
2POE控制管理电路
这个部分一定要布局清楚,其放置位置不应与48V有冲突,最好是与主板GND相连地方放置光耦器件,而不是接近48V放置。
这个主要是POEONBoard设计时要注意。
保持最少5mm的间隔安全距离。
因为POE存在MCU和POEcontroller,这2部分所参考的平面是不同的,对于PD6900来讲参考的是DGND,而对于PD69012来讲参考的是GND_PD,请参看下图:
所有的POE_POS[11..0],POE_NEG1..0]走线宽度至少达到W=25mil(0.6mm).
因为CPU的3.3V是由PD69012通过NPN管降压的来的,所以从PD6900出来的控制线最好参考这个3.3V(VCC_33P)考平面。
而PD6900与PD69012的管理通道SPI上拉的电阻的VCC3.3V(VCC33_CPU)单独隔离开来。
隔离距离为1mm。
3POEcontroller的布线
PORT_SENSE(0..11)需要做到单点接地的要求,最后需要与GND_PD用一个100V的高压电容短接起来。
这些线越粗越好,电流路径阻抗尽可能的低。
线宽为25mil(0.6mm).
PD69012是一个高发热量的IC,因为POE的开关MOSFET都集成到了芯片内部,所以E-PAD的必须接到PCB散热。
请将E-PAD连接至GND_PD.
RS485布线
RS485是串行数据接口标准,支持多点,双向通信能力,同时此接口仅仅对电气特性做出了规定,并未涉及协议等部分。
由于RS485是早期的接口标准,它不像E1和以太网口等,并没有定义电气隔离,设计上工程师可以采用电气隔离的方案,但是出于成本考虑,一般情况下,我们采用的依然是常规的非电气隔离方案。
在此,也只讨论非电气隔离的RS485设计。
关于RS485电气上主要的注意点就是:
1,RS485采用平衡传输模式,所以layout时候信号线必须走成差分形式,阻抗匹配以120欧姆为佳;
2,匹配电阻的摆放。
RS485做为平衡模式的组网,线路匹配是120欧姆阻抗。
要求在RX差分线对之间放一个120欧姆的电阻,尽量靠近接收器,如果电平转换芯片内部集成了这个电阻,可以不放。
GND的处理。
虽然RS485是平衡模式的信号传输,但是GND还是必须要的。
1,RS485的接口出线信号定义除了要定义X,Y,A,B之外,还应定义一个GND,这个GND是信号的参考。
2,参考GND别直接打孔到PCB板上面的数字地,应该通过一个磁珠连接。
这样需要断开这个地的时候就可以不焊磁珠,并且去掉外面的干扰。
CPU子系统的布线
1.9.1Memory布线
内存是是用来存储数据的,写入1读出1,写入0读出0,即保证数据访问正确。
1、判决错误,0判成1,1判成0。
可能参考电平不准(信号线内阻造成的压降),也可能是线间干扰,或者阻抗不匹配引起信号畸变。
2、时序错误,不满足建立/保持时间,或者采样点相位错误,不在有效信号位置上。
触发器需要维持一段时间的能量供给才能正常工作,这个时间就是建立/保持时间。
所以我们在布线的时候都要以此为最终目的,完成不同内存的布线。
ASDRAM布线
SDRAM是公共时钟同步模式,只关心建立时间,不关心保持时间。
这些时间和各段飞行时间,经过各个门电路延时,clockskew,jitter,cycle等有关,需要按照公式精确计算。
算出各种参数后下规则,让EDA软件辅助设计。
选出最长的一根线,不需要计算什么,只要与之等长即可。
有些软件能自己算,有些只能自己一段段计算,可以编程让EXCEL表格对某种格式的报告文件自动求和,自己先评估一下时间余量的范围是多少。
以下是具体信号线的走线要求:
首先SDRAM时钟信号:
布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。
走线长度不超过1000mil,线宽8-10mil,内部间距5mil,外部间距30mil,要求差分布线,精确匹配差分对走线。
误差允许在20mil以内。
其次地址,片选及其它控制信号:
线宽5mil,外部间距12mil,内部间距10mil。
尽量走成菊花链拓补。
可有效控制高次谐波干扰,可比时钟线长,但不能短。
最后SDRAM数据线:
线宽5mil,内部间距5mil,外部间距8mil,尽量在同一层布线,数据线与时钟线的线长差控制在50mil内。
(SDRAM布线中,SDCLK与DATA的长度相差<
=800mil)
电源部分的要求:
VDDQ
C12作为蓄能电容。
对应于引脚VDD1-VDD3,每个引脚分配1个电容,一个是0.1UF,作为旁路电容,滤除电源中的高频干扰。
(以上为每一片SDRAM芯片的要求)
BDDRSDRAM布线
根据DDR信号的种类可以分为不同的信号组,如下表所列:
DDR的所有信号都要加匹配,为了稳定性。
始端匹配串接一个22/33欧电阻即可。
对于终端匹配电阻和VTT,要视具体芯片而定,因为有些芯片内部是集成了VTT和终端电阻的。
首先时钟信号:
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