EDA课程设计数字式竞赛抢答器Word格式文档下载.docx
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3、课程设计报告内容
3.1总体设计电路
3.2模块设计和相应模块程序
(一)抢答鉴别模块
1、VHDL源程序
libraryieee;
--抢答鉴别模块
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityqdjbis
port(rst,clk2:
instd_logic;
s0,s1,s2,s3:
states:
bufferstd_logic_vector(3downto0);
tmp:
outstd_logic);
endqdjb;
architectureoneofqdjbis
signalst:
std_logic_vector(3downto0);
begin
p1:
process(s0,rst,s1,s2,s3,clk2)
begin
ifrst='
0'
then
tmp<
='
;
st<
="
0000"
elsifclk2'
eventandclk2='
1'
then
if(s0='
orst(0)='
)andnot(st
(1)='
orst
(2)='
orst(3)='
)thenst(0)<
endif;
if(s1='
orst
(1)='
)andnot(st(0)='
)thenst
(1)<
if(s2='
)thenst
(2)<
if(s3='
)thenst(3)<
tmp<
=s0ors1ors2ors3;
endif;
endprocessp1;
p2:
process(states(0),states
(1),states
(2),states(3))
if(st="
)thenstates<
elsif(st<
0001"
0010"
0100"
0011"
1000"
endif;
endprocessp2;
endone;
抢答鉴别模块图
抢答鉴别模块用来准确直观地判断A、B、C、D、E、F六组抢答者谁最先按下按钮,并为显示端送出信号,通过数显和蜂鸣等途径使观众能够清楚地知道是哪一组抢答成功,是整个系统的核心部分。
同时组别显示端为下一模块输入信号,以方便主持人为该组抢答成功者进行加减分的操作。
(二)计时模块
entityjsis
port(clk,rst,s,stop:
warn:
outstd_logic;
ta,tb:
bufferstd_logic_vector(3downto0));
endjs;
architectureoneofjsis
signalco:
std_logic;
process(clk,rst,s,stop,ta)
orstop='
ta<
elsifclk'
eventandclk='
co<
ifs='
ifta="
1001"
co<
elseta<
=ta-1;
endif;
process(co,rst,s,stop,tb)
tb<
elsifco'
eventandco='
iftb="
thentb<
elsetb<
=tb-1;
计时模块图
在这个模块中主要实现抢答过程中的计时功能,在有抢答开始后进行30秒的倒计时,并且在30秒倒计时后无人抢答显示超时并报警。
其中有抢答时钟信号clk2;
系统复位信号rst;
抢答使能信号s;
抢答状态显示信号states;
无人抢答警报信号warn;
计时中止信号stop;
计时十位和个位信号tb,ta。
(三)数据选择模块
1、VHDL源程序
useieee.std_logic_arith.all;
entitysjxzis
port(a,b,c:
instd_logic_vector(3downto0);
clk2,rst:
instd_logic;
s:
outstd_logic_vector(1downto0);
y:
outstd_logic_vector(3downto0));
endsjxz;
architecturebody_chooserofsjxzis
signalcount:
std_logic_vector(1downto0);
s<
=count;
process(clk2,rst)
if(rst='
)thencount<
00"
elsif(clk2'
)then
if(count>
10"
count<
elsecount<
=count+1;
endif;
casecountis
when"
=>
y<
=a;
01"
=b;
=c;
whenothers=>
null;
endcase;
endPROCESS;
endbody_chooser;
数据选择模块图
在这个模块中主要实现抢答过程中的数据输入功能,输入信号a[3..0]、b[3..0]、c[3..0];
计数输出信号s;
数据输出信号y;
计数脉冲clk2,实现a、b、c按脉冲轮流选通,在数码管上显示。
(四)译码模块
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYYMQIS
PORT(AIN4:
INSTD_LOGIC_VECTOR(3DOWNTO0);
DOUT7:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));
ENDYMQ;
ARCHITECTUREARTOFYMQIS
BEGIN
PROCESS(AIN4)
BEGIN
CASEAIN4IS
WHEN"
DOUT7<
1111110"
--0
0110000"
--1
1101101"
--2
1111001"
--3
0110011"
--4
0101"
1011011"
--5
0110"
1011111"
--6
0111"
1110000"
--7
1111111"
--8
1111011"
--9
WHENOTHERS=>
0000000"
ENDCASE;
ENDPROCESS;
ENDARCHITECTUREART;
译码模块图
在这个模块中主要实现抢答过程中将BCD码转换成7段的功能。
3、4仿真及仿真结果分析
抢答鉴别
计时模块
译码
3.5实验调试结果
抢答鉴别模块仿真分析:
当鉴别模块的清零信号CLR为高电平时,无论A、B、C、D四组参赛者谁按下抢答按钮,系统输出均为零,同时组别显示端G输出信号也显示为零;
当清零信号CLR为低电平时,A、B、C、D四组参赛者谁先按下抢答按钮,组别显示端就显示该组别的号码。
假如C组按下抢答按钮时,组别输出为0010,同时C组的显示灯被点亮。
仿真图上显示的为A先抢答,因为在0-1.28微秒之间A、C虽然都按抢答键,但CLR为有效状态,所以在此时间段内的抢答无效。
计分模块仿真分析:
首先应该清楚,在计分器电路的设计中,按十进制进行加减分操作的,当出现时钟信号上升沿CLK就可以完成对参赛者加减分操作。
智能抢答器记分模块的仿真时以加分操作为例。
由仿真图3-10可知以下情况:
(1)系统设计过程中,当计分复位端RST=1时,并且组别输入信号CHOS=0000,其中的组别输入信号是抢答鉴别模块的输出信号,计分器复位,此时以上四组都不会产生加减分操作。
(2)然而当计分复位端RST=0时,此时计分器可以计分。
当CHOS=0001时,组别显示为A组,此时主持人利用计分器对A组进行加减分操作;
当CHOS=0010时,组别显示为B组,此时主持人则利用计分器对B组进行加减分操作;
当CHOS=0100时,组别显示为C组,此时系统对C组进行加减分操作;
当CHOS=1000时,组别显示为D组,此时对D组进行加减分操作。
由仿真图可知,当主持人按下系统复位键RST键时,使分数复位,每位设置的初始分数为100分。
当CHOS=1000时,即D抢答成功时,加分键ADD输入四个脉冲,DD1加到4,说明加分成功,成绩变为140分。
其他抢答者抢答成功后的加分操作与此相同。
减分的仿真与此类似,因为是以加法实现,本质与加分相同,当计分复位端RST=0时,可以计分。
由仿真图可知,初始成绩均为100分。
当CHOS=1000时,即D抢答成功时,减分键SUB输入四个脉冲,DD1加到4,说明减分成功,成绩变为60分。
其他抢答者抢答成功后的减分操作与此相同。
译码器模块仿真分析:
当AIN4="
,DOUT7输出"
此时数码管显示0;
此时数码管显示1;
此时数码管显示2;
此时数码管显示3;
此时数码管显示4;
此时数码管显示5;
此时数码管显示6;
此时数码管显示7;
此时数码管显示8;
此时数码管显示9;
4、总结
智能抢答器的设计关键在于几个模块的设计要成功,即输入控制电路的设计,显示电路的设计,发生电路的设计和计时电路的设计。
根据实验的要求来正确的设计电路,首先必须弄清楚抢答器的功能原理,需要用什么样的电路或一些什么样的芯片来设计来实现,同时,如何来控制。
把该实验分成一块一块分别实现,当有人抢答时,如何使其正确的计时。
在实验的过程中,连接线路很重要。
所以在实验时,线路的连接要仔细,只要一不小心,连错了一根线或多连一根抑或少连一根线,对于设计的进展都是比较困难的。
特别是在线路较多的时候,犯下这种错误,意味着要浪费很多的实验时间。
通过本次课程设计,使我更加的了解如何来设计一个实验,可以设计多种方案,通过比较得出最佳方案,使自己的思路更加的缜密。
当然,本次实验使我对数字电路、VHDL语言有了进一步的认识。
同时,也了解了更多的芯片及其功能和模块电路的设计方法。
再者,经过此次实验的设计画原理图,使我对MAX10软件有了进一步了解,操作也更加的熟练。
加强了自己的思维能力和动手设计的能力。
参考书目
[1]谭会生,《EDA》,西安电子电子科技大学出版社,2004年
[2]谢自美主编《电子线路设计实验测试》华中科技大学出版社
[3]赵世强、许杰等编《电子电路EDA技术》西安电子科技大学出版社
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- 关 键 词:
- EDA 课程设计 数字式 竞赛 抢答