数字逻辑第四章课后答案Word格式文档下载.docx
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当输入变量A、B、C、D有三个或三个以上为1时输出为1,输入为其他状态时输出为0。
真值表:
先用卡诺图化简,然后变换成与非-与非表达式:
ABCD00000010001101000101011001111000101010111100110111101111 Y?
ABD?
ABC?
ACDY00000010010111C&
00010AB00011110CD00010000001011100111001010010逻辑图 A &
B&
Y逻辑函数表达式:
D 4-4 &
用门电路设计一个代码转换电路,输入为4位二进制代码,输出为4位循环码。
首先根据所给问题列出真值表,然后用卡诺图化简逻辑函数,按照化简后的逻辑函数画逻辑图。
4-2 盛建伦:
《数字逻辑与VHDL逻辑设计》习题解答 真值表:
卡诺图化简:
ABCDY1Y2Y3Y400000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000ABCD00011110000011011100111100100011Y3的卡诺图 化简后的逻辑函数:
Y1?
AY2?
AB?
BY3?
BC?
C Y4?
CD?
D 4-3 ABCD00011110000000010000111111101111Y1的卡诺图 ABCD00011110000000011111110000101111Y2的卡诺图ABCD00011110000101010101110101100101Y4的卡诺图 逻辑图 Y1Y2Y3Y4=1=1=1ABCD盛建伦:
《数字逻辑与VHDL逻辑设计》习题解答 4-5 图所示是一个两台水泵向水池供水的系统。
水池中安置了A、B、C三个水位传感器。
当水池水位低于C点时,两台水泵同时供水。
当水池水位低于B点且高于C点时,水泵M1单独供水。
当水池水位低于A点且高于B点时,水泵M2单独供水。
当水池水位高于A点时,两台水泵都停止供水。
试设计一个水泵控制电路。
要求电路尽可能简单。
M1ABCM2图习题4-5的示意图 解:
设水位低于传感器时,水位传感器的输出为1,水位高于传感器时,水位传感器的输出为0。
首先根据所给问题列出真值表。
其中有几种情况是不可能出现的,用约束项表示。
ABC000001010011100101110111 如果利用约束项化简 如果不利用约束项化简 M1M200×
×
A01BC0001×
1110×
0011A01BC0001×
011001×
1011M1的卡诺图M2的卡诺图 M1?
BM1?
AB逻辑图 M2?
ABM1M2≥1M2?
A(B?
C)M1&
M2&
=&
1BACABC(a)用约束项化简 (b)不用约束项化简 4-4 盛建伦:
《数字逻辑与VHDL逻辑设计》习题解答 习题4-5的逻辑图 4-6 试用3线-8线译码器74HC138和门电路实现如下多输出逻辑函数并画出逻辑图。
Y1?
C)Y2?
AC?
ABY3?
B)(A?
C)Y4?
C解:
先将逻辑函数变换成最小项之和的形式Y1?
BCY2?
CY?
ABC3再变换成与74HC138一致的形式 Y1?
m?
m53211逻辑图 &
Y4 Y?
C2?
m7?
m4?
m3?
m2Y3?
m5?
m2Y4?
m0ABCY0Y1S3Y2Y374HC138Y4Y5A2Y6A1Y7A0S1S2Y1&
Y2&
Y3 令74HC138的A2=A,A1=B,A0=C, 4-7 试用3线-8线译码器74HC138和逻辑门设计一组合电路。
该电路输入X,输出Y均为3位二进制数。
二者之间关系如下:
当2≤X X 解:
首先根据所给问题列出真值表。
X2X1X0000001010011100101Y2Y1Y0001001000001010011逻辑图 1Y7S3 Y6S2 Y5S1 Y4 A2A1A074HC138&
Y2Y1Y0 X2 4-5X1X0Y3Y2Y1Y0&
《数字逻辑与VHDL逻辑设计》习题解答 4-14图所示是3线8线译码器74HC138和8选1数据选择器构成的电路。
试分析 ①当数据C2C1C0=D2D1D0时,输出F=?
②当数据C2C1C0≠D2D1D0时,输出F=?
解:
①当数据C2C1C0=D2D1D0时,输出F=0②当数据C2C1C0≠D2D1D0时,输出F=1 这个电路可以检验数据C2C1C0与D2D1D0是否相同。
4-15 设计用3个开关控制一个电灯的逻辑电路,要求改变任何一个开关的状态都能控制电灯亮变灭或者灭变亮。
用数据选择器实现。
1Y7Y6Y5Y474HC138Y3Y2Y1A2A1A0Y0C2C1C0S1S2S3D7D6D58选1数据选择器D4D3YFD2D1D0A2A1A0D2D1D0图习题4-14的电路 解:
用A、B、C分别表示3个开关的状态,Z=1表示电灯亮,Z=0表示电灯灭。
令ABC=000时的状态Z=0。
ABC000001010011100101110111 Z01101001Z?
C 4-11 盛建伦:
《数字逻辑与VHDL逻辑设计》习题解答 C3个变量,可以用4选1数据选择器实现。
若用输入变量AB作为地址,C作为数据输入, AB1A1A0D3D2D1D0即A1=A,A0=B,D0=D3=C,D1=D2=C。
4-16 逻辑图 4选1数据选择器 YZ试用逻辑门设计一个带控制端的半加/半减器,控制端X=1时为半加器,X=0时为半减器。
根据所给问题列出真值表。
A、B为加/减的两个数。
做加法运算时,S为半加/半减的和/首先差的输出,CO为进位输出。
做减法运算时,S为差的输出,CO为借位输出。
半加器的功能是S=A+B。
半减器的功能是S=A-B。
XAB000001010011100101110111 SCO0011100000101001逻辑函数不能化简,但是可以变换成异或表达式。
S?
X?
XAB?
X(A?
B)S=1CO&
?
BCO?
XAB=?
(X?
A)B按照变换后的逻辑函数画逻辑图。
ABX4-17 试用3线-8线译码器74HC138和门电路设计一个1位二进制全减器电路。
输入是被减数、减数和来自低位的借位;
输出是两数之差和向高位的借位信号。
全减器的功能是Si=Ai-Bi-Ci。
逻辑函数:
AiBiCiSiCOS?
Ai?
BiC?
AiBCi?
ABi?
Ci?
ABCiiiiiii 4-12 盛建伦:
《数字逻辑与VHDL逻辑设计》习题解答 0000010100111001011101110011110110000011CO?
BiCi?
AiBiCi?
AiBiCi把逻辑函数式变换成与74HC138的逻辑函数相同的形式:
Si?
AiBi?
m1?
m2?
m71247?
m 4-18 1CO?
m7逻辑图 AiBiCiY73S Y6S2 Y5S1 Y4 A2A1A074HC138&
Si Y3Y2Y1Y0&
CO 试用4位数据比较器CC14585设计一个判别电路。
若输入的数据代码D3D2D1D0>
1001时,判别电路输出为1,否则输出为0。
从CC14585的一个端口输入数据D3D2D1D0,另一个端口输入1001。
CC14585的扩展输入端IA>
B和IA=B必须接高电平,IA 1001逻辑图 D0D1D2D31A0A1A2CC14585A3IA?
BYA?
BIA?
BB0B1B2B3F4-19试根据表的功能表,用逻辑门设计一个数据分配器。
A1、A0为地址输入,D为数据输入,W3、W2、W1、W0为数据输出。
数据分配器的功能正好与数据选择器相反,是按照所给的地址把一个输入数据从N个输出通路中选择一个输出,如图所示。
表习题4-19的功能表 4-13 盛建伦:
《数字逻辑与VHDL逻辑设计》习题解答 A1A0D000001010011100101110111 DW3W2W1W000000001000000100000010000001000W3W2W1W0DeMUXA1A0图数据分配器 解:
表的功能表可以简化为 A1A0W3W2W1W000000D0100D0100D0011D000逻辑函数W0?
A1?
A0?
D 逻辑图 W3&
W2&
W1&
W0&
W1?
A1A0?
DW2?
DW3?
DA1A011D4-20 试比较图所示两个逻辑电路的功能。
F1&
101DCBAA0D0D1D2D3D4D5D6D7A18选1数据选择器A2 YY15Y14Y13Y12Y11Y10Y9Y8Y7Y6Y5Y4Y3Y2Y1Y04-16译码器 A3A2A1A0AF2 4-14BCD盛建伦:
《数字逻辑与VHDL逻辑设计》习题解答 图习题4-20的电路 解:
根据图写出逻辑函数式。
8选1数据选择器的连接关系是:
D6=D7=D,D1=0,D2=1,D5=D4=D3=D0=D,A2=A,A1=B,A0=C,所以, F2?
D7?
D6?
D5?
D4?
D3?
1?
D0?
ABCD?
DF1?
m15?
m13?
m10?
m8?
m6?
m0?
D比较FI和F2的,可看出,两个电路的逻辑函数相同,所以逻辑功能也相同。
4-21 用VHDL设计一个代码转换电路,输入为4位循环码,输出为4位二进制代码。
首先画出代码转换电路的系统框图,如 根据所给问题列出真值表。
G3G2G1G000000001001100100110011101010100 B3B2B1B000000001001000110100010101100111 G3 B3 代码转换电路…………G0 B0 4-15
《数字逻辑与VHDL逻辑设计》习题解答 1100 1101111111101010101110011000 10001001101010111100110111101111 根据系统框图写VHDL程序的Entity,用行为描述的方法,根据真值表写VHDL程序的Architecture。
VHDL程序如下:
--GraycodetoBinarycodelibraryieee;
use_logic_;
entitygray2binaryis port(grayin:
instd_logic_vector(3downto0);
binaryout:
outstd_logic_vector(3downto0));
endgray2binary;
architecturebehaveofgray2binaryisbegin withgrayinselect binaryout 4-16 盛建伦:
《数字逻辑与VHDL逻辑设计》习题解答 4-22 用VHDL设计一个代码转换逻辑电路。
把4位二进制代码转换成7段字符显示代码。
能显示数字0~9和字母A,b,C,d,E,F。
电路的输入是4位代码,输出是7位代码。
用D3~D0作为输入信号名,用Ya~Yg作为输出信号名,分别对应a、b、c、d、e、f、g这7个段。
系统框图 …… 列出代码转换逻辑的真值表。
表代码转换逻辑电路的真值表 D3D2D1D0YaYbYcYdYeYfYg0000000100100011010001010110011110001001101010111100110111101111 根据系统框图设计VHDL程序的entity,用行为描述的方法,根据真值表设 4-17 YaYbYcYdYeYfYg代码转换电路 D3D2D1D0…显示字符0123456789AbCdEF字形 1111110 0110000 1101101 1111001 0110011 1011011 1011111 11100001111111 1110011111011100111111001110011110110011111000111盛建伦:
《数字逻辑与VHDL逻辑设计》习题解答 计VHDL程序的architecture。
libraryieee;
entitybcd2seg7is port(bcdin:
segout:
outstd_logic_vector(6downto0));
endbcd2seg7;
architecturebehavofbcd2seg7isbegin withbcdinselect segout \ \ \ \--display\ \ \--display\ \--display\ \--display\ \--display\ \--display\ \--display\ \--display\ \endbehave;
4-22(有没有简单方法呢?
) 用VHDL设计一个代码转换逻辑电路。
把7位的ASCII码转换成7段字符显示代码。
能显示数字0~9,字母A,b,C,d,E,F,H,L,o,P,U,等。
ASCII码7段字符显示代码Yg字形0字符A6A5A4A3A2A1A0YaYbYcYdYeYf00110000111111 4-18 盛建伦:
《数字逻辑与VHDL逻辑设计》习题解答 123456789AbCdEFHLoPU 0000000001111111111111111111101010000100111111111000000000110000000110000001110000011110000011101101011001100011001001001010101011010100010101101111110101100010111100111100100100111011111111101001010101101101001111001101010001010111111111110001110111110111101101111101111011110110 4-23用VHDL设计一个16位全加器。
解:
4-24 用VHDL设计一个8位数值比较器。
4-25用VHDL设计一个四位超前进位加法器。
解:
4-19 盛建伦:
《数字逻辑与VHDL逻辑设计》习题解答 --4-Bitcarry-look-aheadFullAdderlibraryieee;
entityFULL_ADDER1is port(A,B:
inbit_vector(3downto0);
Cin:
inbit;
S:
outbit_vector(3downto0);
Cout:
outBIT);
endFULL_ADDER1;
-- architectureFULL_ADDERpofFULL_ADDER1is signalsA,sB,sS:
bit_vector(3downto0);
signalsCin,sCout:
bit;
signalsC:
bit_vector(3downto0);
signalsT:
signalsG:
begin sA sT(0) sG(3) sC(0) sC
(1) sC
(2) -- sS(0) 4-20
《数字逻辑与VHDL逻辑设计》习题解答 sS(3) S 4-26试用两片74HC138实现8421BCD码的译码。
输入的8421BCD码的D0~D2位直接与74HC138的代码输入端连接,8421BCD码的D3分别与74HC138的一个使能端连接。
当D3=0时,Z0~Z7中的某个输出有效;
D3=1时,Z8或Z9输出有效。
逻辑图:
D2D1D01D3Y7S3 Y6S2 Y5S1 Y4 Y3Y2A2A1Y1A0YY7S3 Y6S2 Y5S1 Y4 Y3Y2A2A1Y1A0Y74HC138074HC1380Z9Z8Z7Z0 4-21 盛建伦:
《
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