数字电路课程设计实习报告Word格式.docx
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目录
一、总体设计方案........................................1
1.1设计要求...............................................1
1.2设计原理...............................................1
1.2.1电源电路............................................1
1.2.2振荡电路与分频电路.....................................1
1.2.3显示电路...............................................2
1.2.4JTAG下载接口...........................................2
1.2.5CPLD电路原理图.........................................3
二、各模块说明............................................4
2.1设计思路及步骤............................................4
2.2总体框图.................................................4
2.3各模块说明................................................4
2.3.17段译码器.............................................4
2.3.2消抖模块..............................................5
2.3.3与门模块...............................................5
2.3.4数据选择器模块
........................................6
2.3.5D触发器模块
..........................................6
2.3.6非门模块
..............................................7
2.3.7或门模块
2.3.8十进制计数模块
........................................7
2.3.9位选模块
..............................................8
2.3.10秒计数模块
...........................................8
2.3.11六进制模块
...........................................10
2.3.12分计数模块
...........................................11
2.3.13分频器模块
...........................................12
2.3.14顶层总模块
...........................................13
2.4数字钟电路总图..........................................12
三、课程总结.............................................16
3.1遇到的问题及其解决办法...................................16
3.2收获与体会...............................................16
参考文献....................................................16
一总体设计方案
1.1设计要求
1、以数字形式显示时、分、秒的时间;
2、要求手动校时、校分;
3、时与分显示之间的小数点常亮;
4、分与秒显示之间的小数点以1Hz频率闪烁;
5、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。
1.2设计原理
1.2.1电源电路
如图1.1示为实验所需的电源电路。
图1-1电源电路图
1.2.2振荡电路与分频电路
晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定.
分频电路采用T触发器对其分频,每经过一个T触发器对其二分频,所以各点的分频倍数分别为:
QD:
24QE:
25QF:
26QG:
27QH:
28QI:
292QJ:
210QL:
212QM:
213QN:
214;
此处采用的是32768Hz的晶振,故分频之后QF:
512Hz、QI:
64Hz、QN:
2Hz。
图1-2振荡电路与分频电路图
1.2.3显示电路
计数器实现了对时间的累计以8421BCD码形式输出,选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流.
图1-3显示电路图
数码管是共阴数码显示管,当其控制端为“0”时,数码显示管显示。
显示模块输入时钟频率为512Hz,显示刷新频率约为85Hz。
如图1.3示。
1.2.4JTAG接口电路
图1-4JTAG接口电路图
1.2.5CPLD电路原理图
此原理图1.4的MODE和ADD分别控制校正位和其校正位进行加一校正。
MODE共有七个状态分别对应六个数码管的校正和正常计数。
图1-5CPLD电路图
二各模块说明
2.1设计思路及步骤
1、按原理图和元件插件图完成电路的焊接;
2、拟定数字钟的组成框图,划分模块;
3、编写各模块程序;
4、下载程序。
2.2总体框图
图2-1总体程序框图
2.3各模块说明
2.3.17段译码器模块
moduleyima(datain,dataout);
input[3:
0]datain;
output[6:
0]dataout;
reg[6:
always@(datain)
begin
casex(datain)
4'
b0000:
dataout<
=7'
b0111111;
b0001:
b0000110;
b0010:
b1011011;
b0011:
b1001111;
b0100:
b1100110;
b0101:
b1101101;
b0110:
b1111101;
b0111:
b0000111;
b1000:
b1111111;
b1001:
b1101111;
default:
bx;
endcase
end
endmodule
2.3.2消抖模块
modulexiaodou(clk,key_in,key_out);
inputclk,key_in;
outputkey_out;
Dchufau1(.datain(key_in),.clk(clk),.dataout(c0));
Dchufau4(.datain(c2),.clk(clk),.dataout(key_out));
yumenu3(.datain1(c1),.datain2(key_in),.dataout(c2));
feimenu2(.datain(c0),.dataout(c1));
2.3.3与门模块
moduleyumen(datain1,datain2,dataout);
inputdatain1,datain2;
outputdataout;
regdataout;
always@(datain1,datain2)
if(datain1&
&
datain2)
dataout=1;
else
dataout=0;
endmodule
modulesel61(datain1,datain2,datain3,datain4,datain5,datain6,sel,dataout);
0]datain1,datain3,datain5;
input[2:
0]datain2,datain4,sel;
input[1:
0]datain6;
output[3:
0]dataout;
reg[3:
always@(datain1,datain2,datain3,datain4,datain5,datain6,sel)
case(sel)
3'
b000:
dataout=datain1;
b001:
dataout=datain2;
b010:
dataout=datain3;
b011:
dataout=datain4;
b100:
dataout=datain5;
b101:
dataout=datain6;
dataout=dataout;
2.3.5D触发器模块
moduleDchufa(datain,clk,dataout);
inputdatain,clk;
always@(posedgeclk)
=datain;
2.3.6非门模块
modulefeimen(datain,dataout);
inputdatain;
dataout=~datain;
2.3.7或门模块
modulehuo(datain1,datain2,datao
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