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设计者将所设计的电路或系统以开发软件要求的某种形式表达出来,并送入计算机。
通常分为原理图和HDL两种。
3,功能仿真:
功能仿真没有延时信息,仅对所设计的电路逻辑功能验证。
仿真前,利用HDL或波形编辑器等建立输入激励文件,仿真时需要编译设计文件提取电路功能网络表,仿真结果一般为输出波形和文本形式的报告文件。
4,处理设计文件:
包括语法检查,设计规则检查,逻辑综合与化简(将各层次的多模块花化文件合并成一个网表文件,使层次设计平面化,是整个设计项目所占用的资源最少),逻辑适配(将设计的逻辑映射到具体器件相应的逻辑单元里),布局与布线,产生编程文件。
5,时序仿真:
私用包含延时信息的编译网表,不仅测试逻辑功能,还测试设计的逻辑在目标器件中最差情况下的时序关系。
6,器件的编程与测试:
在对设计的文件进行处理时,软件会自动产生供编程用的数据文件。
对CPLD器件,编程文件为熔丝图文件;
对FPGA器件,为位流数据文件。
软件使用:
1.使用向导建立新工程,并输入设计文件启动软件后,界面如图所示:
新建一个项目:
file/Newprojiectwizzard点击后会弹出下面界面分别填好后next,出现下一个界面在这个界面里,可以添加已经设计好的逻辑模块实现逻辑共享,如果需要添加,点击Add添加,如不需要next,将出现下面的界面此界面选择三方EDA软件,一般无需改动next,出现下面的界面此界面是让你指定在这个项目中你将选择哪款芯片,选择后选中Yes,next,出现下面界面选择具体芯片next,finish2.设计与仿真:
建立好项目后,就可以进新设计了,我们可以选择图形,文字设计方法1,语言(VHDL)file/new选择将要设计的文件类型AHDLFile是AHDL格式的文件BlockDiagram/SchematicFile图形文件EDIFFile,VerilogHDLFile是VerilogHDL格式的文件VHDLFile是VHDL格式的文件,选择VHDLFile点击OK在这个界面里我们要写入程序,然后保存,可以针对这个程序编译,由于此文件不是当前顶层实体,我们需要把这个文件设定为当前顶层实体,这样编译时就只编译这个文件。
点击projectsetasTOP-levelEntityCTRL+Shift+J这样接下来就是要编译了,点击processStartCompilation编译时出现界面若编译失败,则根据提示,可以进行修改。
知道编译通过。
接着进行仿真,首先首先就需要建立一个仿真文件:
点击filenew,然后在DeviceDesignFiles,SoftwareFiles选择OtherFiles然后选择最下面一个VectorWaveformFile新建一个波形仿真文件,如图新建完一个新的波形文件后,在最左边的空白处点击右键,选择InsertNodeorBus或者点击EditInsertNodeorBus下面对Edit菜单下的功能做简单介绍:
Value:
设定信号的的值,高阻,高电平,低电平,时钟Group:
把一些分散的的数据总线合并成一根总线,这样看总线整体数据变化会比较方便。
Ungroup:
把合并的数据总线分别列出,这样方便看出数据总线单位上的数据变化。
InsertNodeorBus:
插入信号节点或总线InsertTimeBus:
插入时间轴EndTime:
设定仿真的结束时间,也就是设定仿真的时间长度GridSize:
设定仿真图形中单元格的间隔大小。
点击完InsertNodeorBus后出现对话框点击上图右边的NodeFinder会出现另外一个对话框在滤除器选项中,可以删除不想要的信号然后点击list。
在NodeFouder下列出这个程序中需要仿真的信号和总线,把有用的信号加到SelectNodes下,然后OK在这个24分频程序中只有一个clk为输入信号。
Qout为计数器的个位BCD码输出,qout2为计数器的十位BCD码输出,carry为进位信号,当计满24时输出为一个高电平。
为输入信号加激励信号,clk为时钟信号,那么我们就给他一个时钟激励(点击EditValueClock出现一个对话框。
我们可以设定这个始终激励的周期(频率),相位,以及占空比等,设定后OK然后保存,一般仿真的模块和文件的名字相同以方便以后管理和使用然后点击ToolSimulatorTool出现仿真对话框,如下图在Simulator一栏中可以选择功能或时序仿真,下面先选择功能仿真即不考虑信号在FPGA内部的延时,然后在下面一栏中导入波形仿真文件,我们导入刚才新建的仿真文件然后点击“功能仿真网表生成按钮”生成成功后,然后点击下方的”start”按钮,开始功能仿真,仿真结束后点击“report”按钮,就可查看仿真后的图形可以看到仿真结果是一个带进位信号的24进制的计数器,功能正常功能仿真成功后,我们就可以进行时序仿真,在图中仿真模式选时序仿真,波形仿真文件还是上面的仿真文件,这时就不需要再生成功能仿真网表了,直接点击下方的“start”按钮,开始时序仿真,仿真结束后,点击“report“查看时序仿真结果波形与上面不同是因为考虑了FPGA的延时特性,时序仿真比较真实的反应程序运行的效果。
此时,完成了设计与仿真,可以生成模块符号了FileCreate/updateCreateSymbolFilesforcurrentFiles见下图二图形设计方法:
新建一个图形设计文件,选择第二个blockdiagram/schematicfile在这个图形编辑界面里我们可以放置元器件,插入元器件通过EditInsertSymbol出现对话框在元件库中可以找到自己想要的原件,元件放好后连线,添加输入/输出端口,编译仿真过程和上面一样三,管脚锁定当一个项目的顶层实体设计完成之后,就可以进行管脚锁定和约束,首先要做FPGA配置方面的设置,CPLD则无此过程,点击AssignmentDevice出现下面对话框在这里我们也可以选择芯片具体信号,但是我们在这里主要看器件和管脚选项的设置,点击DevicePinOptions在“通用设定”中把圈起来的部分选中,(Generatecompressedbitstreams生成压缩的比特流)然后在“配置设定”中选择Cyclone系列FPGA配置芯片类型,在FPGA开发板上选用的芯片在下图中选中,其他根据自己需要自行设定做完以上设置后就可以做锁定管脚了,点击AssignmentsAssignmentEditorCtrl+shift+A,进入管脚锁定编辑器在上面的界面中,就可以锁定管脚,在信号名称一栏中,双击左键,会出现一个下拉菜单,菜单上的信号就是在顶层实体中所用的输入/输出口,然后按顺序选中就可以把输入/输出端口依次填入空白框内;
在锁定管脚一栏下,就是输入信号所对应的管脚号,在这些框中直接敲入数字,然后按回车键,就完成管脚的锁定而且自动换行,非常方便,在管脚电器类型中,可选择管脚输入电平的类型当所有管脚锁定后,保存后退出管脚编辑器。
管脚锁定后,需要把顶层文件再编译一遍,编译通过后自动生成自动下载类型文件,接下来就可以下载程序到芯片中了。
四下载程序在硬件上检验设计是否正确,点击ToolProgrammer第一次使用这样的软件,需要安装硬件驱动,点击HardwareSetup按钮,点击右边的AddHardware然后左键单击ByteBlasterMV选中后呈蓝色,然后点击右边的SelectHardware设定完后关闭对话框,下载安装硬件完毕对右图做一下说明,strat:
启动下载stop:
停止下载AutoDelect自动检测,能通过JTAG方式检测到芯片的型号delete:
删除下载文件或被检测到得器件AddFile:
载入下载文件Changefile:
更改下载文件,savefile:
保存文件AddDevice:
添加器件图中圈黑的地方可以选择下载模式,对FPGA来说有ActiveSerialProgramming(AS),JTAG,In-SocketProgramming,PassiveSerial(PS)对于CPLD来说只有JTAG对于JTAG首先选择JTAG模式,可通过AutoDelect扫描FPGA芯片,然后删除刚才扫描的器件,接下来加载下载文件,通过AddFile加载后缀名为sof的文件,然后在下方画黑圈的地方打钩然后点击start启动下载下载完毕后,FPGA就可以工作了,但是JTAG下载模式是把FPGA内部的RAM中,因此关掉电脑后,RAM中程序丢失,AS模式,在模式中选择activeserialprogramming然后直接加载下载文件通过AddFile,缀名为pof打钩后startAS模式,是把程序下载到FPGA配置芯片(EPCS1)内。
FPGA每次上电后自动从配置芯片内的程序读进来,然后就可以开始工作。
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