低相位噪声宽带宽高频率数字鉴频鉴相器设计精Word下载.docx
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(湖南大学应用物理系,长沙410082
摘 要 介绍了一种改进的鉴频鉴相器,采用延时电路和复位电路分开设计,D触发器工作在并行方式,电路能够同时进行置位和复位,使复位延时为0,电路将不会进入禁态,并且在输入端加入分频器。
因此能使其工作带宽达到±
2π,降低了相位噪声和功耗,提高了工作频率,而且可以消除由于两路输入信号的占空比不同所带来的噪声。
最后,利用CadenceSpectre在0.18μm工艺下进行了仿真,对结果进行了验证。
关键词 锁相环 鉴频鉴相器 相位噪声 带宽
DesignofPhaseFrequencyDetector
WithLow2Jitter,Wide2Range,High2Frequency
ZENGJian2ping XIEHai2qing ZOUWei2hua TIANTao LIYu
(DepartmentofAppliedPhysics,HunanUniversity,Changsha410082
Abstract AnewimprovedtypeofPhaseFrequencyDetector(PFDwhichtheresetpartandthedelay
partdesignedindependentlywasdescribed.D2flip2flopworkinparallelmode,sothedelaytimewaszeroandcircuitwouldnotstayintheforbiddenstate.Inaddition,afrequencysplitterisaddedbeforeinput.Detector
haslow2Jitter,lowpower,highfrequencyandfrequencywiderangecanattach±
2
π.Intheend,allthere2sultswerevalidatedbyCadenceSpectreunderthetechnicsof0.18μm. Keywords PLL PFD Jitter Range
1 引 言
锁相环作为时钟产生电路,在通信、测量、高速
处理器设计以及射频等领域应用极为广泛,已经成为了各种电子设备和通信设备中必不可少的基本部
件。
鉴频鉴相器(PFD,Phase/FrequencyDetector作为锁相环的核心部件,它完成系统参考信号和系统反馈信号之间的频率和相位的比较,输出信号控制压控振荡器,以产生所需频率信号,其线性度、分辨
力、鉴相带宽、相位噪声以及灵敏度都直接影响整个锁相环的性能。
数字PFD是将两路输入信号的频率和相位差以数字量的形式输出。
其输出驱动后面的电荷泵,得到与频率差或相位差相对应的电压输出,去控制压控振荡器。
它具有结构简单、功耗低、面积小、集成度高等特点,因而得到了广泛的应用[1]。
然而,由于电荷泵存在输入电容,因此具有一定的开启时间,为了保证电荷泵开启,在传统的鉴相器设计中,在其复位电路中加一个延时电路[2],这样虽然降低了PFD的死区宽度,但却使得其带宽小于±
2π,频率降低,相位噪声提高,并且会产生由于两路输入信号的占空比不同造成的额外相位噪声。
为了提高PFD的性能,不少文章中提出了将延时电路
和复位电路分开设计的方案[3],但由于复位电路的
延时,使带宽不可能完全达到±
2π,再者也不能消除由于两路输入信号占空比的不同所引起的噪声,并
且延时电路会使两个输出端同时输出一定时间的高
电平,使后面的电荷泵产生噪声[4]。
本文设计了一种改进的PFD,它不但将延时电路和复位电路分开设计,而且D触发器工作在并行方式下,使其复位和置位能同时进行,并在两个输出端分别加入延时电路,因而电路不进入禁态(两输出端同时为高电平的状态,另外在两路输入端加入分频器,这样使
PFD的带宽能完全达到±
2π,消除了由于两路输入信号占空比不同所带来的噪声,提高了PFD的性
能。
2 原 理
传统的鉴频鉴相器的结构如图1(a所示:
它是由两个D触发器和一个与非门以及一个延时电路组成。
图1(b为其理想状态下的状态机。
(a 传统PFD结构框图 (b
理想状态下的状态机
图1
PDF的输出信号UP和Down信号控制电荷泵
的电流开关。
在初始状态,两个输出端都是低电平,当有一个输入端有上升沿,就会有一个输出端输出高电平。
这种状态将持续到另外一个输入端出现上升沿,此时,复位信号有效,电路回到初始状态。
在理想状态下,PFD中没有延时存在,并且假定复位电路的延时为0,鉴相器的输出和输入呈现线
性特性,如图2所示,其带宽为±
π。
当两路输入信号的频率不同时,它们的相位差为2
π[(TCKREF-TCKVCO/max(TCKREF,TCKVCO]。
然而在实际电路中,由于延时电路和复位电路的延时将会使线性带
宽小于±
π,如图3所示,并会输出错误信号。
图4给出了非线性鉴相器的输入输出时序图。
图2 PFD的理想输入输出特性曲线
从图4的时序图可以看到,当CKREF和CKVCO
两路信号的相位差接近2
π时,由于延时的存在,会使得当CKREF的第二个上升沿到来时,复位信号还没有产生,或此时复位信号有效,这样会产生错误输
・
54・第6期 低相位噪声、宽带宽、高频率数字鉴频鉴相器设计
图3
PFD的实际输入输出特性曲线
图4 非线性鉴相器的输入输出时序图
出或负输出。
也就是说,当相位差大于2
π-Δ时,会有负输出或错误输出,其中,Δ=2π・treset/TCKREF,它
由信号的周期和电路的延时决定。
treset由延时电路和复位电路决定,和输入信号无关。
由于负信号的产生,会使锁相环的频率捕捉速度降低。
当输入周期TCKREF
=2treset时,Δ=π,此时锁相环不能锁定。
所以
鉴相器的工作频率fCKREF≤1/(2・treset[4]
。
另外,由于延时的存在,使得当两个输入信号的相位差很小
时,会使电荷泵的输出电压为
0,产生相位噪声[5]。
从上面的分析可以看出,带宽的减小、频率的降低和相位噪声的产生,主要是由于延时电路和复位电路的延时,使得电路不能及时复位,这样就会在两
路输出端同时输出一段时间的高电平,也就是所谓
的禁态引起的。
在本文中将设计一种改进的鉴频鉴相器,来提高上述性能指标。
3 电路设计
本文提出了一种没有复位延时的电路结构,如图5所示。
图5 并行工作方式的D触发器
这种结构下的D触发器的置位和复位是并行
进行的,当有一路输入信号的上升沿来到时,该D触发器置位,同时另一个D触发器复位端有效,进行复位,并且其在整个高电平都有效,因而没有复位电路的延时,使电路不会进入禁态,理论上讲能够使
其工作的带宽达到±
π,死区宽度会进一步降低,这主要由D触发器的上升时间来决定,相位噪声很小,频率可以达到很高。
然而,也存在一个问题,即当两路输入信号的相位差大于π,或两路信号的频率成倍数关系时,电路会输出错误电平或没有输出,其波形如图6所示。
(a 当两路输入信号的相位差大于π时的波形图 (b 当fCKREF=2fCKVCO时的波形图
图6
64・ 宇航计测技术 2005年
为了解决这一缺陷,通过进一步改进电路结构来实现。
改进的鉴频鉴相器的电路结构如图7所示。
在两路输出中分别设置延时电路,两输出端就不会同时输出延时的高电平,可以减少相位噪声。
这种改进后的电路的置位和复位也是并行进行的,因而鉴相器不会进入禁态(两路输出同时为高电平。
在输入端加一个二分频器,在输出端加一个或门,并采用四D
触发器结构,可以克服图5所示结构的缺陷。
由于分频器的分频,使得输入信号的周期
增大一倍,所以当输入信号之间的相位差大于π时,从分频器输出的信号之间的相位差小于π,并且在上升沿和下降沿都会有相位差,另外当两路输入信号的占空比不相等时,通过分频,可以使两信号的占空比相等。
采用四D触发器结构,可以对上升沿和下降沿都能进行鉴别,再通过或门输出。
另外当两路输入信号的频率成倍数关系时,经分频器分频后,在分频器的输出端就会产生相位差,从而PFD能够鉴别。
此时的输出特性曲线如图8所示。
图7 改进的鉴相器框图 图8 改进的鉴相器的输出特性曲线
(a fCKREF=fCKVCO=1GHz相位差为30ps的波形图 (b fCKREF=fCKVCO=1GHz相位差为600ps的波形图
图9
从图8可以看到,PFD的带宽为±
2π,然而却出现了一个宽度为2
π2t
TCKVCO
的恒定电压,这是由延时
电路的延时t引起的。
4 仿真结果
由于延时电路的延时长短要根据后面的电荷泵
而定,所以本设计只对前面的电路进行仿真。
输入端的分频功能由D触发器来实现。
仿真时采用0.
18μm工艺,其模型为Bsim3v3,电源电压采用1.8V,使用Cadence中的Spectre仿真工具。
图9给出了
fCKREF=fCKVCO=1GHz,相位差为30ps和600ps时
的波形图,从图中可以看到当两路输入信号的相位
差为30ps(<
π
和600ps(>
π时,输出端有正确的・
74・第6期 低相位噪声、宽带宽、高频率数字鉴频鉴相器设计
输出。
图10分别给出了fCKREF=2fCKVCO=1GHz,相
位差为0ps和30ps时的波形图,从图中可以看出当两输入信号的频率成倍数关系时,输出端有正确
的输出。
并且两输出端不会同时输出高电平,进一步降低了相位噪声。
表1列出了本设计中的PFD的主要参数
(a fCKREF=2fCKVCO=1GHz相位差为0ps的波形图 (b fCKREF=2fCKVCO=1GHz相位差为30ps的波形图
图10
表1 PFD的主要参数带宽±
π频率1GHz最小鉴相宽度<
30ps相对最小鉴相宽度
<
4%电源电压1.8V静态功耗0.014μW动态功耗
0.72mW
5 结束语
本文设计的鉴频鉴相器,将复位电路和延时电
路分开设计,采用四D触发器结构,并在触发器的输入端加入分频器,在输出端加入或门,D触发
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- 关 键 词:
- 相位 噪声 宽带 频率 数字 鉴频鉴相器 设计