用VHDL设计数字系统实例资料下载.pdf
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3useieee.std_logic_signed.all;
useieee.std_logic_unsigned.all;
entitycheifisport(clk_1m:
instd_logic;
-时钟信号,1MHz。
k1:
-调节频率的开关信号。
k2:
-调节占空比的开关信号。
k3:
-换挡开关信号。
sel:
outstd_logic_vector(5downto0);
-数码管片选信号。
d:
outstd_logic_vector(6downto0);
-数码管的驱动信号。
f:
outstd_logic_vector(7downto0);
-输出给DAC0832的8位数字信号。
endcheif;
architectureaaofcheifissignalmode_mid:
integerrange0to1;
signalclk_125_mid:
std_logic;
signals1:
signals2:
signals3:
signalfs_mid:
signalstatusf_mid:
integerrange0to9;
signalstatush_mid:
integerrange0to8;
componentkeyin-调用防抖动模块。
port(k:
kout:
bufferstd_logic;
clk_125:
instd_logic);
endcomponent;
componentfp-调用分频及控制模块。
port(clk_1m:
s1:
s3:
statusf:
outintegerrange0to9;
mode:
outintegerrange0to1;
fs:
outstd_logic);
componentoutput-调用信号输出模块。
port(fs:
s2:
statush:
outintegerrange0to8;
4endcomponent;
componentdisplay-调用分频及显示模块。
port(statusf:
inintegerrange0to9;
statush:
inintegerrange0to8;
inintegerrange0to1;
clk_1m:
outstd_logic;
beginu1:
keyinportmap(k1,s1,clk_125_mid);
u2:
keyinportmap(k2,s2,clk_125_mid);
u3:
keyinportmap(k3,s3,clk_125_mid);
u4:
fpportmap(clk_1m,s1,s3,statusf_mid,mode_mid,fs_mid);
u5:
outputportmap(fs_mid,s2,statush_mid,f);
u6:
displayportmap(statusf_mid,statush_mid,mode_mid,clk_1m,clk_125_mid,sel,d);
endaa;
(2)下层模块防抖动模块libraryieee;
entitykeyinisport(k:
-有抖动的开关信号。
-消抖动后的开关信号。
-时钟信号,125Hz。
endkeyin;
architectureaaofkeyinissignala,d1,d2,s,r,q1,q2,b:
beginp1:
process(clk_125)beginif(clk_125=0)thend1=k;
d2=d1;
endif;
endprocess;
p2:
process5begins=d1andd2;
r=(notd1)and(notd2);
a=sor(notr)anda);
p3:
process(clk_125)beginif(clk_125eventandclk_125=1)thenq2=q1;
q1=a;
b=q1andnotq2;
kout=b;
分频及控制模块libraryieee;
useieee.std_logic_signed.all;
entityfpisport(clk_1m:
-经过防抖后输入的调节频率的开关信号。
-经过防抖后输入的换挡开关信号。
-改变频率的控制计数器。
-换挡控制信号。
outstd_logic);
-取样信号。
endfp;
architectureaaoffpissignaln:
integerrange0to166;
signalm:
signalstatus:
signalfs2:
signalfs2_10:
signalfs1:
signalcount:
sig
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