数字秒表课设报告Word格式.docx
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4.电气参数的计算与电气器件的选择………………………………………………7
4.1.负荷计算的方法…………………………………………………………………7
4.2.无功功率补偿……………………………………………………………………8
5.变压器台数、容量及型号的选择……………………………………………………10
5.1.变压器台数的选择原则……………………………………………………………10
5.2.变压器容量选择原则………………………………………………………………10
6.变配电所位置选择的原则……………………………………………………………11
7.变配电所类型及型式的选择原则……………………………………………………11
7.1.变配电所的类型………………………………………………………………11
7.2.变配电所型式的选择…………………………………………………………11
8.变配电所主接线及低压配电形式的确定………………………………………12
9.高低压电气设备的选择…………………………………………………………13
9.1.高低压电气设备选择和校验原则……………………………………………13
9.1.1.高低压熔断器的选择………………………………………………………16
9.1.2.低压断路器的选择…………………………………………………………17
9.1.3.低压配电屏的选择…………………………………………………………18
9.1.4.接触器的选择………………………………………………………………18
9.1.5.低压启动器的选择…………………………………………………………19
9.1.6.导线和电缆的选择…………………………………………………………19
9.1.6.1.导线和电缆类型的选择…………………………………………………19
9.1.6.2.导线和电缆截面的选择…………………………………………………20
10.高低压避雷器的选择……………………………………………………………21
11.接地设计…………………………………………………………………………22
秒表是人们日常生活中常用的测时仪器,它能够简单的完成计时、清零等功能,从一年一度的校际运动会到NBA、世界杯、奥运会,都能看到秒表的身影。
1.系统设计的目的及应考虑的问题
学习使用EDA集成设计软件MaxplusⅡ设计一个计时范围为0.01秒~1小时的数字秒表,能够精确反映计时时间,并完成复位、计时功能。
秒表计时的最大范围为1小时,精度为0.01秒。
秒表可得到计时时间的分、秒、0.1秒等度量,且各度量单位间可正确进位。
当复位清零有效时,秒表清零并做好计时准备。
任何情况下,只要按下复位开关,秒表都要无条件的进行复位操作,即使在计时过程中也要无条件的清零。
了解全过程中VHDL程序的基本结构,掌握使用EDA工具设计数字系统的设计思路和设计方法。
学习VHDL基本逻辑电路的综合设计应用,以及程序中数据对象、数据类型、顺序语句、并行语句的综合使用。
根据电路持点,用层次设计概念,将此设计任务分成若干模块,规定每一模块的功能和各模块之间的接口,同时加深层次化设计概念;
考虑软件的元件管理深层含义,以及模块元件之间的连接概念,对于不同目录下的同一设计,如何熔合等问题。
2.系统设计要求
⏹根据设计题目要求完成设计输入、综合、模拟仿真验证。
⏹具有复位、暂停、秒表计时及结果直接送LED显示的功能。
⏹三个输入端,分别为:
时钟输入(CLK)、复位(CLR)和启动/暂停(ENA)。
⏹输出端有:
百分秒、秒和分钟信号,皆采用BCD码计数方式,并直接送到6个LED显示。
⏹提供设计报告,报告要求包括以下内容:
设计思路、设计输入文件、设计与调试过程、模拟仿真结果和设计结论。
3.系统总体设计方案
系统由一个分频器CLKGEN,四个十进制计数器CNT10,两个六进制计数器CNT6组成。
其中1/100和1/10秒都是十进制计数器,秒和分的个位是十进制计数器,十位是六进制计数器。
分频器以3MHz的脉冲波做输入信号,为系统提供精确的100Hz时钟信号。
作为百分秒的CLK输入端。
1/100秒的进位信号作为1/10秒的CLK信号,而1/10秒的进位信号作为秒的CLK信号。
秒的进位信号作为秒10的CLK,秒10的进位接分的CLK,分的进位接分10的CLK。
ENA为异步开始信号,为‘1’时开始计时,为‘0’时暂停计时。
CLR为异步清零信号,为‘1’清零,所有计数器重新从‘0000’开始。
输出:
DOUT[0…23]是BCD码输出:
DOUT[0…3]为1/100秒的BCD码输出;
DOUT[4…7]为1/10秒的BCD码输出;
DOUT[8…11]为秒的BCD码输出;
DOUT[12…15]为10秒的BCD码输出;
DOUT[16…19]为分的BCD码输出;
DOUT[20…23]为10分的BCD码输出。
输出的BCD码送LED显示解码器。
系统的结构原理图1所示:
图1
4.各模块VHDL源程序
4.1.3MHz→100Hz分频器的源程序:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYCLKGENIS
PORT(CLK:
INSTD_LOGIC;
NEWCLK:
OUTSTD_LOGIC);
ENDENTITYCLKGEN;
ARCHITECTUREARTOFCLKGENIS
SIGNALCNTER:
INTEGERRANGE0TO10#29999#;
BEGIN
PROCESS(CLK)IS
BEGIN
IFCLK'
EVENTANDCLK='
1'
THEN
IFCNTER=10#29999#
THENCNTER<
=0;
ELSECNTER<
=CNTER+1;
ENDIF;
ENDPROCESS;
PROCESS(CNTER)IS
BEGIN
IFCNTER=10#29999#
THENNEWCLK<
='
;
ELSENEWCLK<
0'
ENDARCHITECTUREART;
CLKGEN的波形仿真:
此处用到了一个分频比为30000的分频器,用来将3MHz的脉冲分成100Hz,也就是当CLK经过三万个脉冲的时候,才会看到一个100Hz的计数脉冲NEWCLK。
由于使用的器件EPF10K10LC84-3反应时间最短为3ns,因此GridSize不能设置太小,否则会出错。
在这里设置为10.0ns。
这样,一个CLK的周期为20ns,总时间为
29999X2X10.0ns=0.59998ms
所以EndTime要设置为1ms才能使CNTER计数到29999并归0。
其仿真波形如图2所示:
图2
当变量CNTER计数到29999时清零,同时NEWCLK产生一个脉冲波。
其原理图如图3。
图3
4.2.十进制计数器源程序
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYcnt10IS
CLR:
ENA:
CQ:
OUTSTD_LOGIC_VECTOR(3DOWNTO0);
CARRY_OUT:
ENDENTITYcnt10;
ARCHITECTUREART10OFcnt10IS
SIGNALCQI:
STD_LOGIC_VECTOR(3DOWNTO0);
PROCESS(CLK,CLR,ENA)IS
IFCLR='
THENCQI<
="
0000"
ELSIFCLK'
EVENTANDCLK='
THEN
IFENA='
IFCQI="
1001"
ELSECQI<
=CQI+'
PROCESS(CQI)IS
BEGIN
IFCQI="
THENCARRY_OUT<
ELSECARRY_OUT<
CQ<
=CQI;
ENDARCHITECTUREART10;
以上为十进制计数器源程序,基本原理是在clk时钟上升沿(clk'
eventandclk='
)时,temp开始进行累加计数(temp<
=temp+1),当temp="
,即为BCD数1001时,计数器利用temp<
000"
进行清零。
如此0000→0001→0010→0011→0100→0101→0110→0111→100→1001循环,进行十进制计数。
上述源程序的波形仿真波形如下图4所示。
图4
4.3.六进制计数器源程序
ENTITYcnt6IS
ENDENTITYcnt6;
ARCHITECTUREART11OFcnt6IS
0101"
ENDARCHITECTUREART11;
3.5.顶层综合文件TIMES的源程序
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