编写testbench的总结Word下载.docx
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moduletest();
wiredata_inout;
regdata_reg;
reglink;
#xx;
//延时
forcedata_inout=1'
bx;
//强制作为输入端口
...............
releasedata_inout;
//释放输入端口
endmodule
从文本文件中读取和写入向量
1)读取文本文件:
用$readmemb系统任务从文本文件中读取二进制向量(可以包含输入激励和输出期望值)。
$readmemh用于读取十六进制文件。
例如:
reg[7:
0]mem[1:
256]//a8-bit,256-word定义存储器mem
initial$readmemh("
mem.data"
mem)//将.dat文件读入寄存器mem中
mem,128,1)//参数为寄存器加载数据的地址始终
2)输出文本文件:
打开输出文件用?
$fopen例如:
integerout_file;
//out_file是一个文件描述,需要定义为integer类型
out_file=$fopen("
cpu.data"
);
//cpu.data是需要打开的文件,也就是最终的输出文本
设计中的信号值可以通过$fmonitor,$fdisplay,
2.Verilog和Ncverilog命令使用库文件或库目录
ex).ncverilog-frun.f-vlib/lib.v-ylib2+libext+.v//一般编译文件在run.f中,库文件在lib.v中,lib2目录中的.v文件系统自动搜索
使用库文件或库目录,只编译需要的模块而不必全部编译
3.VerilogTestbench信号记录的系统任务:
1).SHM数据库可以记录在设计仿真过程中信号的变化.它只在probes有效的时间内记录你setprobeon的信号的变化.
ex).$shm_open("
waves.shm"
);
//打开波形数据库
$shm_probe(top,"
AS"
//setprobeon"
top"
第二个参数:
A--signalsofthespecificscrope
S--Portsofthespecifiedscopeandbelow,excludinglibrarycells
C--Portsofthespecifiedscopeandbelow,includinglibrarycells
AS--Signalsofthespecifiedscopeandbelow,excludinglibrarycells
AC--Signalsofthespecifiedscopeandbelow,includinglibrarycells
还有一个M,表示当前scope的memories,可以跟上面的结合使用,"
AM"
"
AMS"
AMC"
什么都不加表示当前scope的ports;
$shm_close//关闭数据库
2).VCD数据库也可以记录在设计仿真过程中信号的变化.它只记录你选择的信号的变化.
ex).$dumpfile("
filename"
//打开数据库
$dumpvars(1,top.u1);
//scope=top.u1,depth=1
第一个参数表示深度,为0时记录所有深度;
第二个参数表示scope,省略时表当前的scope.
$dumpvars;
//depth=allscope=all
$dumpvars(0);
//depth=allscope=current
//depth=1scope=top.u1
$dumpoff//暂停记录数据改变,信号变化不写入库文件中
$dumpon//重新恢复记录
3).Debussyfsdb数据库也可以记录信号的变化,它的优势是可以跟debussy结合,方便调试.
如果要在ncVerilog仿真时,记录信号,首先要设置debussy:
a.setenvLD_LIBRARY_PATH:
$LD_LIBRARY_PATH
(pathfordebpli.sofile(/share/PLI/nc_xl//nc_loadpli1))
b.whileinvokingncverilogusethe+ncloadpli1option.
ncverilog-frun.f+debug+ncloadpli1=debpli:
deb_PLIPtr
fsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD
注意:
在用ncverilog的时候,为了正确地记录波形,要使用参数:
+access+rw"
否则没有读写权限
在记录信号或者波形时需要指出被记录信号的路径,如:
tb.module.u1.clk.
………………………………………………………………………………………………………
关于信号记录的系统任务的说明:
在testbench中使用信号记录的系统任务,就可以将自己需要的部分的结果以及波形文件记录下来(可采用sigalscan工具查看),适用于对较大的系统进行仿真,速度快,优于全局仿真。
使用简单,在testbench中添加:
initialbegin
$shm_open("
$shm_probe("
要记录信号的路径“,”AS“);
#10000
$shm_close;
即可。
4.ncverilog编译的顺序:
ncverilogfile1file2....
有时候这些文件存在依存关系,如在file2中要用到在file1中定义的变量,这时候就要注意其编译的顺序是
从后到前,就先编译file2然后才是file2.
5.信号的强制赋值force
首先,force语句只能在过程语句中出现,即要在initial或者always中间.去除force用release语句.
initialbeginforcesig1=1'
b1;
...;
releasesig1;
end
force可以对wire赋值,这时整个net都被赋值;
也可以对reg赋值.
6.加载测试向量时,避免在时钟的上下沿变化
为了模拟真实器件的行为,加载测试向量时,避免在时钟的上下沿变化,而是在时钟的上升沿延时一个时间单位后,加载的测试向量发生变化。
如:
assign#5c="
a"
^b
……
@(posedgeclk)#(0.1*`cycle)A="
1"
;
******************************************************************************
//testbench的波形输出
moduletop;
...
initial
begin
$dumpfile("
./top.vcd"
//存储波形的文件名和路径,一般是.vcd格式.
$dumpvars(1,top);
//存储top这一层的所有信号数据
$dumpvars(2,top.u1);
//存储top.u1之下两层的所有数据信号(包含top.u1这一层)
$dumpvars(3,top.u2);
//存储top.u2之下三层的所有数据信号(包含top.u2这一层)
$dumpvars(0,top.u3);
//存储top.u3之下所有层的所有数据信号
end
//产生随机数,seed是种子
$random(seed);
ex:
din<
=$random(20);
//仿真时间,为unsigned型的64位数据
$time
ex:
timecondition_happen_time;
condition_happen_time=$time;
$monitor($time,"
dataoutput=%d"
dout);
//参数
parameterpara1=10,
para2=20,
para3=30;
//显示任务
$display();
//监视任务
$monitor();
//延迟模型
specify
//describpin-to-pindelay
endspecify
modulenand_or(Y,A,B,C);
inputA,B,C;
outputY;
AND2#0.2(N,A,B);
OR2#0.1(Y,C,N);
(A*->
Y)=0.2;
(B*->
Y)=0.3;
(C*->
Y)=0.1;
//时间刻度
`timescale单位时间/时间精确度
//文件I/O
1.打开文件
integerfile_id;
file_id=fopen("
file_path/file_name"
2.写入文件
//$fmonitor只要有变化就一直记录
$fmonitor(file_id,"
%format_char"
parameter);
eg:
$fmonitor(file_id,"
%m:
%tin1=%do1=%h"
$time,in1,o1);
//$fwrite需要触发条件才记录
$fwrite(file_id,"
//$fdisplay需要触发条件才记录
$fdisplay(file_i
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