毕业设计论文3B4B资料Word下载.docx
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非均等mBnB码(n>
m),其码组内“0”和“1”码的个数不一定相等;
均等mBnB(n>
=m+2)其码组内的“0”和“1”个数相等。
由于这些码型是按字长进行编译码的,所以不同字长的码型将有不同的特点。
也就是说,这种线路码型存在许多种形式,例如,1B2B码,2B3B码,3B4B码和5B6B码等等。
插入码
插入比特码是把插入的原码流以m比特为一组,在它的末位之后插入一个比特组成的线路码。
根据插入码的用途可以分为以下三种[1]。
1)mB1P码末位之后插入P码,P码称为奇偶校正码,它把m位奇数原码校正为偶数码。
当m位码内“1”的个数为奇数时,插入P码“1”,反之插入“0”,以保持m+1位码内“1”的个数为偶数。
当然也可以采取保持m+1位码内“1”的个数为奇数的方式。
保持m+1位码内“1”的个数为偶数的典型例子如8B1P码:
。
110110011(P)|000100100(P)|111101100(P)|。
2)mB1C码末位之后插入C码,C码称为反极性码或称为补码。
即当m位码为“1”则补码为“0”,反之则为“1”。
例如8B1C码:
。
110110010(C)|000100101(C)|111101101(C)|。
3)mB1H码末位之后插入H码,H码称混合码。
H码具有多种功能,它实际上是P码,C码和用以作监控,公务,区间通信的插入码混合组成。
其典型例子如8B1H码:
11011001×
(H)|00010010×
(H)|11110110×
(H)|。
究竟采用那种码型,应根据码型的特点,根据设计要求以及对所需设备结构的复杂程度以及对接收机灵敏度的影响情况综合考虑,本次设计选用的是3B4B码。
3B4B码编译码原理
3B4B码是在本次毕业设计中需要重点了解和掌握的一种线路码型,并且根据3B4B的编码特点和编码原理,设计出符合毕业设计中各项指标要求的编译码器。
在3B4B的线路码型中,输入的原始码流3B码,共有8个码字,变换为4B码时,共有16个码字,见表2.1。
为保证信息的完整传输,必须从4B码的16个码字中挑选8个码字来代替3B码。
设计者应该根据最佳线路码特性的原则来选择码表。
例如:
在3B码中有2个“0”,变为4B码时补1个“1”;
在3B码中有2个“1”,变为4B码时补一个“0”。
而000用0001和1110交替使用;
111用0111和1000交替使用。
同时,规定一些禁止使用的码字,称为禁字,例如0000和1111。
表2.13B和4B的码字
3B
4B
000
00001000
001
00011001
010
00101010
011
00111011
100
01001100
101
01011101
110
01101110
111
01111111
作为普遍规则,引入“码字数字和”(WDS)来描述码字的均匀性,并以WDS的最佳选择来保证线路码的传输特性。
所谓“码字数字和”,是在nB码的码字中,用“-1”代表“0”码,用“+1”代表“1”码,整个码字的代数和即为WDS。
如果整个码字“1”码的数目多于“0”码,则WDS为正;
如果“0”码的数目多于“1”码,则WDS为负;
如果“0”码和“1”码的数目相等,则WDS为0。
对于0111,WDS=+2;
对于0001,WDS=-2;
对于0011,WDS=0。
nB码的选择原则是:
尽可能选择|WDS|最小的码字,禁止使用|WDS|最大的码字。
在3B4B码中,应选择WDS=0和WDS=+/-2的码字,禁止使用WDS=+/-4的码字。
表2.2示出根据这个规则编制的一种3B4B码表,表中正组和负组交替使用。
表2.2一种3B4B码表
信号码(3B)
线路码(4B)
模式1(正组)
模式2(负组)
码字
WDS
1011
+2
0100
-2
1
1100
2
0101
3
0110
4
1001
5
1010
6
0011
7
1101
0010
编译码器硬件设计
本次设计的主要内容是设计3B4B编/译码器,硬件主要由外围集成电路和PIC单片机两部分组成。
外围电路包括主振荡器,电源电路,数字分频电路以及串/并和并/串转换电路;
而单片机是作为转换运算和电路控制的中心。
内部单片机设计则需要掌握其接口电路和程序的编写,这章先介绍它的接口电路。
总体设计
现阶段的编译码电路一般有两种:
一种是组合逻辑电路,就是把整个编译码器都集中在一块芯片上,设计成一个大规模专用集成块,国外设备大多采用这种方法;
另一种是把设计好的码表全部存贮到一块只读存储器(PROM)内,由单片机执行程序而完成编译码。
国内设备一般采用这种方法。
3B4B编码器原理及框图
如图4.1所示,图中的串并变换和并串变换是移位寄存器。
首先将设计好的码表存入编码逻辑(PROM)内,待变换的信号码输入串并变换器后,在信号码时钟Cp1的作用下,数字信号在串并变换内移位,变为3比特一组的码,b1,b2,b3,并行输出作为编码逻辑(PROM)的地址码,从而完成将原始码流每3比特分成一组的分组过程。
编码逻辑(PROM)是集成元件构成的逻辑网,根据需要及功能,在本次毕业设计中,采用的是PIC系列的单片机。
它的功能是跟据码表里的逻辑关系把信号码组变换成线路码组。
在地址码的作用下,编码逻辑(PROM)根据存储的码表输出与地址对应的并行4B码,进入并串变换器,在线路码时钟Cp2的作用下,移位而输出已变换的4B码流,完成编码过程。
图4.13B4B码编码器框图
4.1.13B4B译码器原理及框图
如图4.2所示,译码过程和编码过程相反,译码器与编码器基本相同。
译码时,把送来的已变换4B信号码流,每4比特并联为一组,作为译码逻辑(PROM)地址,然后读出3B码,再经过并串变换还原为原来的信号码流。
图4.23B4B码译码器框图
4.2振荡分频电路
4.2.1主振荡器
本次毕业设计的主要目的是设计出能够长时间稳定工作的编译码器,而主振荡器的作用则是为串并输入和并串输出提供了最基本的时钟。
为了达到长时间稳定工作的目的,这个时钟不但要求稳定而且要求十分精确,否则会造成串并输入与并串输出之间的频率不同步,这样就会出现码流的阻塞从而导致大量的误码。
因此为了减少误码,提高系统长时间工作的稳定性,我们选用频率稳定度极高的石英晶体振荡器作为本次毕业设计中的主振荡器。
按照本次毕业设计的要求的需要,以及分频电路的特点和简易性,所选用的石英晶体振荡器的频率为1.920MHz。
具体设计电路图如图4.3所示:
图4.3主振荡器电路图
此晶体振荡电路由非门7404和晶体组成。
电路中没有使用电容。
电阻R3,R4,R5,R6将两个非门偏置在线性范围内,并由晶体提供正反馈回路。
其中,R1=220Ω,R2=560Ω,R3=220Ω,R4=1.8KΩ。
4.2.2分频电路
一分频思想
分频电路是此次毕业设计中的外围电路的一部分,也是很主要的部分。
由石英晶体振荡器所产生的时钟脉冲经分频器分频后,分别进入串并变换电路和并串变换电路。
由于是3B4B编译码器,而且设计指标要求是:
输入码速9.6Kb/s,输出码速12.8Kb/s,因此可以确定3B码和4B码两个部分的频率之比为3:
4,且具体数值为:
3B码部分为9.6KHz,4B码部分为12.8KHz。
这两个频率都是由主振荡器的时钟1920KHz分频而来,且分频系数分别为200和150。
考虑到系统的稳定性和精确性,如果用数字电路一次性对原始脉冲进行分频系数为200和150的分频,在如此大的分频系数之下,对元件及电路的精度要求非常高,而且容易受环境变换的影响,并不利于此设计的长期稳定的运行。
因此采用二段式分频电路的思想,即先对1920KHz的原始时钟10分频,然后再分别对已得的192KHz时钟进行20分频和15分频,从而也可以得到我们所需要的9.6KHz和12.8KHz的频率。
这样就可以减少误差,并在保持结果相同的情况下,相对的降低元件和环境的要求。
二分频器件选型
根据设计的需要及要求,决定选用74161作为分频器件。
其引脚图如图4.4所示:
图4.474161引脚图
74161是4位二进制同步加计数器,其各引脚具体功能见表4.1所示:
表4.174161各引脚功能
引脚符号
引脚号
名称
LOAD
9
预置数控制端(低电平)
ABCD
3456
并行数据输入端
ENP
“并行计数允许”输入端
ENT
10
“串行计数允许”输入端
CLK
时钟(高电平跳变有效)
RCO
15
进位输出端
QAQBQCQD
14131211
并行输出端
CLR
异步清零端
GND
8
接地端
VCC
16
电源输入端
表4.2是74161的功能表,由表可知74161具有以下功能:
1.异步清零当CLR=0时,不管其他输入端的状态如何(包括时钟CLK),计数器输出将被直接置零,称为异步清零。
2.同步并行预置数在CLR=1的条件下,当LOAD=0,且有时钟脉冲CP的上升沿作用时,A,B,C,D输入端的数据将分别被QA,QB,QC,QD所接收。
由于这个置数操作要与CP上升沿同步,且A,B,C,D的数据同时置入计数器,所以称为同步并行预置。
3.保持在CLR=CLK=1的条件下,当ENP·
ENT=0,即两个计数使能端中有0时,不管有无CP脉冲作用,计数器都将保持原有状态不变(停止计数)。
需要说明的是,当ENP=0,ENT=1,进位输出RCO也保持不变;
而当ENT=0时,不管ENP状态如何,进位输出RCO=0。
4.计数当CLR=CLK=ENT=ENP=1时,74161处于计数状态。
表4.274
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