电工电子实验(二)第4次课PPT格式课件下载.ppt
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(重点重点)功能表:
功能表:
11/5/2022卢庆莉编写DFFDFF(维持(维持阻塞阻塞DFFDFF)特征方程:
(或次态方程)(或次态方程)QQn+1n+1=D=DCPCP式中:
式中:
“CPCP”表示表示FFFF状态的变化发生在状态的变化发生在CPCP的上升沿的上升沿。
11/5/2022卢庆莉编写功能表:
11/5/2022卢庆莉编写二二、DD触发器的应用触发器的应用举例举例:
例一例一:
二分频电路二分频电路(DFF(DFF处于计数状态处于计数状态)11/5/2022卢庆莉编写例二例二:
用用DFF接成接成2位二进制加法计数器位二进制加法计数器Q1Q211/5/2022卢庆莉编写11/5/2022卢庆莉编写例三例三:
用用DFF接成接成2位二进制减法计数器位二进制减法计数器11/5/2022卢庆莉编写三三、实验内容介绍实验内容介绍3bit3bit可控延迟电路可控延迟电路:
设计一个设计一个33比特可控延时电路,该电路有一比特可控延时电路,该电路有一个时钟信号个时钟信号CPCP,一个串行输入信号,一个串行输入信号F1F1,一个串,一个串行输出信号行输出信号F2F2,F1F1和和F2F2均与时钟信号均与时钟信号CPCP同步,同步,另有另有22个控制信号个控制信号K2K2和和K1K1。
对该电路的逻辑功能。
对该电路的逻辑功能要求是:
要求是:
1)1)当当K2K1K2K10000时,时,F2F2F1F1,F2F2与与F1F1无延时;
无延时;
2)2)当当K2K1K2K10101时,时,F2F2比比F1F1延迟一个时钟周期;
延迟一个时钟周期;
3)3)当当K2K1K2K11010时,时,F2F2比比F1F1延迟两个时钟周期;
延迟两个时钟周期;
4)4)当当K2K1K2K11111时,时,F2F2比比F1F1延迟三个时钟周期。
延迟三个时钟周期。
11/5/2022卢庆莉编写3bit3bit可控延迟电路的电路模型可控延迟电路的电路模型:
11/5/2022卢庆莉编写用3个DFF实现移位寄存器移位寄存器设计思路:
设计思路:
移位寄存器移位寄存器+数据选择器数据选择器11/5/2022卢庆莉编写用电子开关实现1bit、2bit、3bit延迟。
延迟。
11/5/2022卢庆莉编写最终实现最终实现3bit3bit可控延迟器可控延迟器:
11/5/2022卢庆莉编写序列信号有序列信号有7416174161的的QccQcc产生产生:
对所设计的电路进行管脚编号对所设计的电路进行管脚编号11/5/2022卢庆莉编写对电路进行管脚标号:
对电路进行管脚标号:
11/5/2022卢庆莉编写画出预测波形画出预测波形:
11/5/2022卢庆莉编写思考题:
思考题:
1、选择题、选择题
(1)触发器)触发器没有空翻没有空翻(没有空翻,有空翻);
触发器可(没有空翻,有空翻);
触发器可用于用于设计计数器和移位寄存器设计计数器和移位寄存器(锁存数据,设计计数器(锁存数据,设计计数器和移位寄存器);
触发器的触发方式和移位寄存器);
触发器的触发方式边沿触发边沿触发(边沿触(边沿触发,电平触发)。
发,电平触发)。
(2)锁存器)锁存器有空翻有空翻(没有空翻,有空翻);
锁存器可用(没有空翻,有空翻);
锁存器可用于于锁存数据锁存数据(锁存数据,设计计数器和移位寄存器);
(锁存数据,设计计数器和移位寄存器);
锁存器的触发方式锁存器的触发方式电平触发电平触发(边沿触发,电平触发)。
(边沿触发,电平触发)。
(3)CMOSFF的输入端在使用时,多余的输入端的输入端在使用时,多余的输入端不可以悬空不可以悬空(不可以悬空,可以悬空)。
对于与非门多余的(不可以悬空,可以悬空)。
对于与非门多余的输入端输入端接高电平接高电平(接高电平,接地),对于或非门多余输(接高电平,接地),对于或非门多余输入入接地接地(接高电平,接地)。
(接高电平,接地)。
11/5/2022卢庆莉编写解:
特征方程为:
解:
讨论:
A=0时,翻转;
时,翻转;
A=1时,保持。
时,保持。
2、已知触、已知触发器器电路及其路及其输入波形如下入波形如下图所示,作所示,作Q端的端的波形。
波形。
11/5/2022卢庆莉编写3、用、用DFF接成接成2位二进制加法计数器位二进制加法计数器Q1Q211/5/2022卢庆莉编写4、用、用DFF接成接成2位二进制减法计数器位二进制减法计数器11/5/2022卢庆莉编写5、用、用JKFF和异或门构成的异步可逆计数器。
和异或门构成的异步可逆计数器。
X=0:
(1)二位异步二进制加法计数器;
)二位异步二进制加法计数器;
X=1:
(2)二位异步减法计数器。
)二位异步减法计数器。
11/5/2022卢庆莉编写6、用、用DFF和异或门构成的异步可逆计数器。
(1)二位异步二进制减法计数器;
)二位异步二进制减法计数器;
(2)二位异步加法计数器。
)二位异步加法计数器。
11/5/2022卢庆莉编写7、4bit可控延迟电路可控延迟电路:
11/5/2022卢庆莉编写8、5bit可控延迟电路可控延迟电路:
11/5/2022卢庆莉编写9、根据下图给出、根据下图给出CP、F1和和F2的波形,请设计电路。
的波形,请设计电路。
本电路是一个多输出函数,可采用解:
本电路是一个多输出函数,可采用74161+74138译码器译码器实现。
其中,实现。
其中,74161可设计成可设计成M=6的加法计数器,作为的加法计数器,作为74138的地址。
的地址。
11/5/2022卢庆莉编写
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