异步清零和同步时钟使能的4位加法计数器Word文档格式.doc
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当ENA为‘0’时锁存器输出为高阻态。
当计数器输出“1111”时,进位信号COUT为“1”。
三、实验内容
1)画出该计数器的实体框图0
2)用VHDL语言完成上述计数器的行为级设计。
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程序:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT4IS
PORT(RST,CLK,ENA:
INSTD_LOGIC;
COUT:
OUTSTD_LOGIC;
OUTY:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDCNT4;
ARCHITECTUREbehvOFCNT4IS
BEGIN
PROCESS(RST,ENA,CLK)
VARIABLECQI:
STD_LOGIC_VECTOR(3DOWNTO0);
IFRST='
1'
THENCQI:
=(OTHERS=>
'
0'
);
ELSIFCLK'
EVENTANDCLK='
THEN
IFENA='
THEN
IFCQI<
15THENCQI:
=CQI+1;
ELSECQI:
ENDIF;
ENDIF;
ENDIF;
IFCQI=15THENCOUT<
='
;
ELSECOUT<
OUTY<
=CQI;
ENDPROCESS;
ENDbehv;
3)用QuartusII对上述设计进行编译、综合、仿真,给出其所有信号的仿真波形和时序分析数据。
--------------------------------------------------------------------------------------------------
仿真波形:
引脚锁定:
信号
旧试验箱
新试验箱No.5
管脚号
连接的器件
clk
43
Clk1
153
CLK2
rst
35
开关2
234
键2
ena
30
开关1
233
键1
Outy(3)
29
LED12
1
LED1
Outy
(2)
28
LED11
2
LED2
Outy
(1)
27
LED10
3
LED3
Outy(0)
25
LED9
4
LED4
cout
23
LED7
6
LED6
PORT(A,CLK,B:
Y:
ARCHITECTUREbehavOFCNT4IS
SIGNALCQI:
STD_LOGIC_VECTOR(3DOWNTO0);
PROCESS(A,B,CLK)
IFA='
CQI<
="
0000"
Y<
COUT<
IFB='
CQI<
Y<
COUT<
=CQI(0)ANDCQI
(1)ANDCQI
(2)ANDCQI(3);
ENDbehav;
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