北京理工大学数字系统与设计实验报告Word格式文档下载.doc

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专业：

成绩：

实验一QuartusII9.1软件的使用

一、实验目的

1、通过实现简单组合逻辑电路，掌握QUARTUSII9.1软件的使用；

2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。

；

二、实验内容

1、3-8译码电路VHDL组合逻辑的设计

A、3-8译码电路真值表

输入

输出

D2

D1

D0

Q7

Q6

Q5

Q4

Q3

Q2

Q1

Q0

1

B、功能仿真波形图：

C、时序仿真波形图：

D、VHDL代码

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_arith.all;

useieee.std_logic_unsigned.all;

entitydecoder3_8is

port（en:

instd_logic;

sel:

instd_logic_vector（2downto0）;

qout:

outstd_logic_vector（7downto0））;

enddecoder3_8;

architecturebehaofdecoder3_8is

signalsina_in:

std_logic_vector（2downto0）;

signalsina_out:

std_logic_vector（7downto0）;

begin

sina_in<

=sel;

process（sina_in,en）

begin

if（en='

0'

）then

casesina_inis

when"

000"

=>

sina_out<

="

00000001"

;

001"

00000010"

010"

00000100"

011"

00001000"

100"

00010000"

101"

00100000"

110"

01000000"

111"

10000000"

whenothers=>

00000000"

endcase;

endif;

qout<

=sina_out;

endprocess;

endbeha;

2、共阳极七段译码器VHDL组合逻辑的设计

A、共阳极七段译码器管脚分布及电路结构

如下如所示:

显示0时，a,b,c,d,e,f管脚接低电平，g管脚接高电平点亮的二极管会显示数字0。

如图所示：

B功能仿真波形图：

C时序仿真波形图：

entityseg7is

port（clk,load,en:

data_in:

instd_logic_vector（3downto0）;

seg:

outstd_logic_vector（6downto0））;

endseg7;

architecturebehaofseg7is

signalqout:

std_logic_vector（3downto0）;

signalq_temp:

process（clk,load）

begin

if（load='

1'

q_temp<

=data_in;

elsif（clk'

eventandclk='

if（en='

qout<

=qout;

elsif（qout="

1001"

qout<

0000"

else

=qout+1;

endif;

q_temp<

endif;

endprocess;

process（q_temp）

caseq_tempis

when"

seg<

1000000"

0001"

1111001"

0010"

0100100"

0011"

0110000"

0100"

0011001"

0101"

0010010"

0110"

0000010"

0111"

1111000"

1000"

0000000"

0010000"

whenothers=>

0001000"

endcase;

实验二模十状态机与7段译码器显示

通过设计频率可选的模十状态机以及7段译码电路以进一步掌握VHDL硬件描述语言。

此设计包括分频器、多路选择器、状态机和译码器。

时钟输入作为分频器的输入，输出时钟分别为2分频、4分频、8分频和16分频；

四个频率的时钟信号由4选1的多路选择器选择其中之一作为状态机的时钟输入；

使用选中的时钟频率作为输入驱动状态机按照以下的次序输出：

0->

2->

5->

6->

1->

9->

4->

8->

7->

3->

0的顺序输出；

使用此输出作为驱动输入到7段译码器的显示逻辑。

功能仿真结果：

图1总体仿真结果

图2二分频结果

图3四分频结果

图4八分频结果

图5十六分频结果

实验三数字钟的设计与仿真

通过设计实现四种频率可选的数字钟的设计与仿真，以熟悉VHDL语言编程。

系统整体由分频器、多路选择器和计数器三个模块组成。

输入引脚有5根，分别为时钟（提供整个系统的时钟信号）、选择器输入Sel1、Sel0（选择不同的频率输入）、复位信号，以及置位信号。

输出引脚有24根，分别为时个位hour_low（3downto0）和十位hour_high（3downto0）、分钟个位min_low（3downto0）和十位min_high（3downto0）、秒个位second_low（3downto0）和十位secondr_high（3downto0）。

功能仿真结果如下图所示：

图1总体功能仿真

图259秒跳变

图39分59秒跳变

图459分59秒跳变

图59时59分59秒跳变

图623时59分59秒跳变

【实验心得】

本次实验比较难，设计的知识点比较多，开始的时候感觉难以下手，最初并不知道因为线路重叠要采取一些特殊的方法，把代码打上去结果程序不能运行成功，在仔细阅读使用手册后才发现这个问题，所以前面浪费了一些时间，总体来说，本次的所用到的模块基本在以前的试验中都有使用，问题的难点就在于，如何把这些代码结合起来而不出差错，在此，我又能体会到规范编程的重要性，实验中还有一个需要解决的问题就是数码管显示不稳定，会有闪烁的现象，请教了同学也查阅了资料才得以解决。

最后能够把程序运行成功，自己也很开心，学到了很多知识，也锻炼了自己的综合编程能力。

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