eda实习报告Word下载.docx
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2单击file菜单下的NewProjectWizard:
Introduction按照向导里面的介绍新建一个工程并把它保存到自己的路径下面。
3单击file菜单下的New,选择VHDLFile,后单击OK,就能创建一个后缀为.vhd(*.bdf)的文件。
4输入完成后检查并保存,编译。
5改错并重新编译;
6建立仿真波形文件并进行仿真。
7选择器件及分配引脚,重新编译;
根据引脚分配在试验箱上进行连线,使用LED进行显示;
8程序下载,观察实验结果并记录。
实验要求:
1用VHDL语言编写3/8译码器(if语句,case语句,布尔方程以及并行语句中的when…else..语句,with…select…when);
2编写3/8译码器模块的源程序,完成半加器的原理图;
3在Quartus2平台上仿真;
4在实验板上实现这么3/8译码器。
2、源程序
3/8译码器
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYDECODE38IS--实体名
PORT(A:
INSTD_LOGIC_VECTOR(2DOWNTO0)--设置输入引脚
DECODE38:
OUTSTD_LOGIC_VECTOR(7DOWNTO0));
--设置输出引脚
END;
ARCHITECTUREoneOFDECODE38IS
BEGIN
PROCESS(A)
CASEAIS
WHEN"
000"
=>
DECODE38<
="
10000000"
;
001"
01000000"
010"
00100000"
011"
00010000"
100"
00001000"
101"
00000100"
110"
00000010"
111"
00000001"
WHENOTHERS=>
NULL;
ENDCASE;
ENDPROCESS;
END;
半加器是通过画出它的电路图来实现的,电路图为:
三、仿真波形
1、3/8译码器
2、半加器
4、心得体会
通过这个实验我初步了解了Quartus2软件的用法,并能够用它编译程序、仿真及下载到试验箱上。
用这个软件编程的时候难免会犯一些低级的错误,比如实体的字母打错,最后哪里都没找到错误,检查单词的时候才发现前后不一致,最后成功编译。
半加器的设计是通过画电路图实现的,这个在实验时没有出现错误,做完这个后,我还将半加器保存到库里面,从而画出了全加器的电路图,并下载到试验箱上面,也没有出现错误。
总的来说,我学会了运用这个软件来实现3/8译码器和半加器。
实验二、BCD七段显示译码器实验
1、实验目的
1了解和熟悉组合逻辑电路的设计方法和特点;
2掌握LED显示器的工作原理;
3设计一个BCD七段显示的译码器,并在试验箱上面实现你的译码器。
2、实验说明
LED数码显示器是数字系统实验里面经常使用的一种显示器件,因为它经常显
示的是十进制或十六进制的数,所以我们就要对实验里面所用到的二进制数进行译
码,将它们转换成十进制的或是十六进制的数。
LED数码显示器分为共阴和共阳两
种,本实验使用的是共阴的连接,高电平有效。
输入信号为D0,D1,D2,D3,相
应的输出8段为a、b、c、d、e、f、g、Dp。
它们的关系表格如下:
下图为译码器逻辑图,请按图进行连线。
其中A,B,C,D接拨号开关,a,b,c,d,e,f,g,dp和使能端AN(高电平工作)接数码显示接口,管脚映射均为I/O口,映射后,通过拨号开关改变输入二进4/9制码,则输出数码管上显示相应的数值。
在实验中要注意显示器上面每一段LED要和程序里面的对应。
3、源程序
1、BCD七段显示译码器
ENTITYDECL7SIS
INSTD_LOGIC_VECTOR(3DOWNTO0);
DECL7S:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));
ARCHITECTUREoneOFDECL7SIS
CASEAIS
0000"
=>
DECL7S<
="
1111110"
0001"
0110000"
0010"
1101101"
0011"
1111001"
0100"
0110011"
0101"
1011011"
0110"
1011111"
0111"
1110000"
1000"
1111111"
1001"
1111011"
WHENOTHERS=>
NULL;
仿真波形:
心得体会:
通过对书上例子的认真理解,在编程的时候思路还是很正确的,对编程软件也有了更深的了解,结合以前学过的单片机的知识,静态显示的时候程序的调试花了比较多的时间,首先试验箱的口有几个有问题,无法驱动数码管,最后认真把所有的输出口调好才有所显示。
实验三、分频器的设计实现
一.实验目的
1.了解和熟悉时序逻辑电路的实现方法和特点
2.熟悉分频器的功用。
二.实验说明
本实验主要是设计几个分频数值不同的分频器,并在实验板上面观察分频的结果显示。
虽然实验箱频率为多种,而实际使用的时候一个系统最好使用一个时钟,而系统中使用的其他各种频率需要在系统内部用分频器来产生,所以分频器是以后进行各种实验的关键。
偶数倍分频:
偶数倍分频应该是大家都比较熟悉的分频,通过计数器计数是完全可以实现的。
如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。
以此循环下去。
这种方法可以实现任意的偶数分频。
奇数倍分频:
奇数倍分频有两种实现方法:
首先,完全可以通过计数器来实现,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。
即是在计数值在邻近的1和2进行了两次翻转。
这样实现的三分频占空比为1/3或者2/3。
如果要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。
这种方6/9法可以实现任意的奇数分频。
归类为一般的方法为:
对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过(N-1)/2再次进行翻转得到一个占空比非50%奇数n分频时钟。
再者同时进行下降沿触发的模N计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过(N-1)/2时,输出时钟再次翻转生成占空
比非50%的奇数n分频时钟。
两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。
小数分频:
首先介绍如何进行n+0.5分频,这种分频需要对输入时钟进行操作。
基本的设计思想:
对于进行n+0.5分频,首先进行模n的计数,在计数到n-1时,输出时钟赋为‘1’,回到计数0时,又赋为0,因此,可以知道,当计数值为n-1时,输出时钟才为1,因此,只要保持计数值n-1为半个输入时钟周期,即实现了n+0.5分频时钟,因此保持n-1为半个时钟周期即是一个难点。
从中可以发现,因为计数器是通过时钟上升沿计数,因此可以在计数为n-1时对计数触发时钟进行翻转,那么时钟7/9的下降沿变成了上升沿。
即在计数值为n-1期间的时钟下降沿变成了上升沿,则计数值n-1只保持了半个时钟周期,由于时钟翻转下降沿变成上升沿,因此计数值变为0。
因此,每产生一个n+0.5分频时钟的周期,触发时钟都是要翻转一次。
Libraryieee;
Useieee.std_logic_1164.all;
Useieee.std_logic_unsigned.all;
Useieee.std_logic_arith.all;
EntityF_DIVIDERis
port(
clkin:
INstd_logic;
--时钟输入
clkout:
OUTstd_logic;
-时钟输出1
clkout1:
--时钟输出2
clkout2:
OUTstd_logic-时钟输出3
);
EndF_DIVIDER;
ArchitecturebehavofF_DIVIDERis
signaldata:
integerrange0to10;
signalcnt:
std_logic_vector(9downto0);
--cnt
signalcnt1:
std_logic_vector(10downto0);
--cnt1
signalQ:
std_logic;
Begin
p1:
process(clkin)
begin
if(clkin'
eventandclkin='
1'
)then
cnt<
=cnt+1;
endif;
endprocessp1;
clkout<
=cnt(9);
p2:
if(clkin'
cnt1<
=cnt1+1;
endprocessp2;
clkout1<
=cnt1(10);
p3:
if(data=0)then
data<
=0;
Q<
=notQ;
else
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