EDA实验报告Word文档下载推荐.docx
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一个4位全加器可以由4个一位全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
五、实验步骤
利用原理图输入法设计半加器,将半加器项目设计成可调用的元件,在一位全加器中使用,将全加器项目设计成可调用的元件,在新项目中组合成4位全加器。
六、实验结果及分析
半加器仿真波形图如下图所示:
图6.1半加器仿真波形图
一位全加器仿真波形如下图所示:
图6.2一位全加器仿真波形
四位全加器波形图如下所示:
图6.2四位全加器波形
1位全加器真值表
表-1
A
B
C0
S0
1
结论:
通过观察四位全加器波形,结合1位全加器真值表,可以知道仿真结果符合4位全加器真值表,设计仿真成功。
实验二设计16进制频率计
一、实验目的
设计8位16进制频率计,掌握EDA设计流程,学习较复杂的数字系统设计方法。
二、实验内容
图2.116进制频率计
VHDL程序:
LIBRARYIEEE;
--32位计数器描述
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCOUNTER32BIS
PORT(
FIN:
INSTD_LOGIC;
CLR:
ENABL:
DOUT:
OUTSTD_LOGIC_VECTOR(31DOWNTO0)
);
ENDCOUNTER32B;
ARCHITECTUREbehavOFCOUNTER32BIS
SIGNALCQI:
STD_LOGIC_VECTOR(31DOWNTO0);
BEGIN
PROCESS(FIN,CLR,ENABL)
BEGIN
IFCLR='
1'
THENCQI<
=(OTHERS=>
'
0'
);
ELSIFFIN'
EVENTANDFIN='
THEN
IFENABL='
=CQI+1;
ENDIF;
ENDIF;
ENDPROCESS;
DOUT<
=CQI;
ENDbehav;
LIBRARYIEEE;
--测频控制电路:
ENTITYFTCTRLIS
PORT(
CLKK:
CNT_EN:
OUTSTD_LOGIC;
RST_CNT:
Load:
OUTSTD_LOGIC
ENDFTCTRL;
ARCHITECTUREbehavOFFTCTRLIS
SIGNALDiv2CLK:
STD_LOGIC;
PROCESS(CLKK)
IFCLKK'
EVENTANDCLKK='
Div2CLK<
=NOTDiv2CLK;
PROCESS(CLKK,Div2CLK)
IFCLKK='
ANDDiv2CLK='
THENRST_CNT<
='
;
ELSERST_CNT<
Load<
CNT_EN<
=Div2CLK;
--32位锁存器:
ENTITYREG32BIS
LK:
DIN:
INSTD_LOGIC_VECTOR(31DOWNTO0);
ENDREG32B;
ARCHITECTUREbehavOFREG32BIS
PROCESS(LK,DIN)
IFLK'
EVENTANDLK='
THENDOUT<
=DIN;
--频率计顶层文件
ENTITYFREQTESTIS
CLK1HZ:
--输入引脚,输入1HZ信号作为时钟信号
FSIN:
--待测频率信号
OUTSTD_LOGIC_VECTOR(31DOWNTO0)--计数结果输出
ENDFREQTEST;
ARCHITECTUREstrucOFFREQTESTIS
COMPONENTFTCTRL--测频控制电路
INSTD_LOGIC;
--1HZ输入信号
--0.5HZ信号,产生1s的计数时间
--计数器清零信号,1HZ与使能信号同为低时清零
OUTSTD_LOGIC--0.5HZ锁存信号
ENDCOMPONENT;
COMPONENTCOUNTER32B--32位计数器
--计数信号,与FSIN相连,输入待测信号
--清零信号,与RST_CNT相连
--计数使能信号,与CNT_EN相连
OUTSTD_LOGIC_VECTOR(31DOWNTO0)--计数结果输出,输入到锁存器中
COMPONENTREG32B--32位锁存器
--锁存器使能输入0.5HZ信号,与Load相连
--计数结果输入
OUTSTD_LOGIC_VECTOR(31DOWNTO0)--计数结果输出
SIGNALTSTEN1:
STD_LOGIC;
SIGNALCLR_CNT1:
SIGNALLoad1:
SIGNALDTO1:
SIGNALCARRY_OUT1:
STD_LOGIC_VECTOR(6DOWNTO0);
U1:
FTCTRLPORTMAP(CLKK=>
CLK1HZ,CNT_EN=>
TSTEN1,
RST_CNT=>
CLR_CNT1,Load=>
Load1
);
U2:
REG32BPORTMAP(LK=>
Load1,DIN=>
DTO1,DOUT=>
DOUT);
U3:
COUNTER32BPORTMAP(FIN=>
FSIN,CLR=>
CLR_CNT1,
ENABL=>
TSTEN1,DOUT=>
DTO1
);
ENDstruct;
四、实验原理
信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号;
1秒计数结束后,计数值被锁入锁存器,计数器清0,为下一测频计数周期作好准备。
测频控制信号可以由一个独立的发生器来产生。
数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器,另外包含外电路的信号整形电路、脉冲发生器、译码驱动电路和显示电路,其原理框图如图4.1所示。
图4.1数字频率计原理框图
工作原理:
系统正常工作时,脉冲信号发生器输入1Hz的标准信号,经过测频控制信号发生器的处理,2分频后即可产生一个脉宽为1秒的时钟信号,以此作为计数闸门信号。
测量信号时,将被测信号通过信号整形电路,产生同频率的矩形波,输入计数器作为时钟。
当计数闸门信号高电平有效时,计数器开始计数,并将计数结果送入锁存器中。
设置锁存器的好处是显示的数据稳定,不会由于周期性的清零信号而不断闪烁。
完成各个模块的设计,并给出仿真测试。
再结合各模块,完成频率计的完整设计和硬件实现。
实验结果图:
32位寄存器
32位计数器
频率计控制电路
频率计数器仿真结果
根据以上各部分波形图分析知,该设计仿真成功。
思考题
1.简述Quartus的设计流程。
答:
1.新建文件夹;
2.新建源程序(VHDLFile)或原理图(SchematicFile);
3.保存文件;
4.创建工程并添加源程序或原理图;
5.选择目标芯片;
6.设置EDA工具;
7.结束设置;
8.修改,编译工程;
9.时序仿真。
2.功能仿真与时序仿真有什么不同?
功能仿真就是在代码写完后,测试要实现的功能是否能正常工作。
并不考虑底层硬件的实现和延时等影响。
通过功能仿真,可以验证整个系统的逻辑功能是否正确。
时序仿真是在将设计适配到芯片后的仿真验证方式。
时序仿真在严格的仿真时序模型下,模拟芯片的实际运作。
仿真时间模型将最基本的门级延时计算在内,从而可有效的分析出设计中得竞争和冒险。
经过时序仿真验证后的设计基本上与实际电路是一致的。
3.还有什么其他方法实现频率计功能?
可以用LPM模块取代以上模块程序段,完成同样的设计任务。
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