N阱CMOS薄膜工艺Word文档下载推荐.docx
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氮化硅膜厚约为1000Å
多晶硅栅厚度为4000~5000Å
。
二.设计内容
1.MOS管的器件特性参数设计计算;
2.n阱CMOS芯片制作的工艺实施方案(包括工艺流程、方法、条件、结果;
分析光刻工艺,画出整套光刻版示意图);
3.薄膜加工工艺参数计算:
分析、设计实现场氧化、栅氧化、多晶硅栅层或掩蔽氧化膜等的工艺方法和工艺条件(给出具体温度、时间或流量、速度等),并进行结深或掩蔽有效性的验证。
3.MOS管的器件特性设计
1、PMOS管参数设计与计算:
由,其中,6×
,
所以Å
(为便于计算取400Å
)
饱和电流:
≥1mA,式中(VGS-VT)≥VDS(sat),
则IDsat≥1mA故可得宽长比:
由可得宽长比:
取PMOS衬底浓度为查出功函数差与掺杂浓度的关系可知:
取发现当时;
=0.23V,,=1.18×
10cm,=,符合要求,
又可知,便于计算及工艺对称美观性,
故取,2.5=2.5×
26=65(同一CMOS上,所以)
2、NMOS管参数设计与计算:
由得Å
),
则
得
又,得
再由,式中(VGS-VT)≥VDS(sat),
得
阈值电压(取=5×
q)
取时,=0.365V,
此时=2.23,6.78×
,
发现符合要求,又得
因此便于计算取L=2.则W=
四.工艺流程分析
1、衬底制备。
由于NMOS管是直接在衬底上形成,所以为防止表面反型,掺杂浓度一般高于阈值电压所要求的浓度值,其后还要通过磷离子注入来调节。
CMOS器件对界面电荷特别敏感,衬底与二氧化硅的界面态应尽可能低,因此选择晶向为<
100>
的P型硅做衬底,电阻率约为50Ω•CM。
2、初始氧化。
为阱区的选择性刻蚀和随后的阱区深度注入做工艺准备。
阱区掩蔽氧化介质层的厚度取决于注入和退火的掩蔽需要。
这是N阱硅栅CMOS集成电路的制造工艺流程序列的第一次氧化。
←
SiO2
衬底P-Si
3、阱区光刻。
是该款N阱硅栅CMOS集成电路制造工艺流程序列的第一次光刻。
若采用典型的常规湿法光刻工艺,应该包括:
涂胶,前烘,压板,曝光,显影,定影,坚膜,腐蚀。
去胶等诸工序。
阱区光刻的工艺要求是刻出N阱区注入参杂,完成N型阱区注入的窗口
4、N阱注入。
是该N阱硅栅COMS集成电路制造工艺流程序列中的第一次注入参杂。
N阱注入工艺环节的工艺要求是形成N阱区。
5、剥离阱区氧化层。
6、热生长二氧化硅缓冲层:
消除Si-Si3N4界面间的应力,第二次氧化。
7、LPCVD制备Si3N4介质。
综合5.6.7三个步骤如下图
8、有源区光刻:
即第二次光刻
9、N沟MOS管场区光刻。
即第三次光刻,以光刻胶作为掩蔽层,刻蚀出N沟MOS管的场区注入窗口。
10、P沟MOS管场区B+注入:
第二次注入。
P沟MOS管场区B+的注入首要目的是增强阱区上沿位置处的隔离效果。
同时,场区注入还具有以下附加作用:
A场区的重掺杂注入客观上阻断了场区寄生MOS管的工作
B重掺杂场区是横向寄生期间失效而一直了闩锁效应:
C场区重掺杂将是局部的阱区电极接触表面的金—半接触特性有所改善。
综合9,10两个步骤如图
11、局部氧化:
第三次氧化,生长场区氧化层。
12、剥离Si3N4层及SiO2缓冲层。
综合11,,12两个步骤如图
13、热氧化生长栅氧化层:
第四次氧化。
14、N沟MOS管沟道区光刻:
第四次光刻,以光刻胶做掩蔽层。
15、N沟MOS管沟道区注入:
第四次注入,该过程要求调解N沟MOS管的开启电压。
综合13,14,15三个步骤如图
16、生长多晶硅。
17、刻蚀多晶硅栅:
第五次光刻,形成N
沟MOS管和P沟MOS管的多晶硅栅欧姆接触层及电路中所需要的多晶硅电阻区。
综合16,17两个步骤如图
18、涂覆光刻胶。
19、刻蚀P沟MOS管区域的胶膜:
第六次光刻
20、注入参杂P沟MOS管区域:
第五次注入,形成CMOS管的源区和漏区。
综合18.19.20三个步骤如图
21、涂覆光刻胶。
22、刻蚀N沟MOS管区域的胶膜:
第七次光刻
23、注入参杂N沟MOS管区域:
第六次注入,形成N沟MOS管的源区和漏区。
24、生长磷硅玻璃PSG。
综合21.22.23.24四个步骤如图
25、引线孔光刻:
第八次光刻,如图
B+
N--
N-
26、真空蒸铝。
27、铝电极反刻:
第九次光刻
综合26.27两个步骤如图
N阱
P+
至此典型的N阱硅栅CMOS反相器单元的管芯制造工艺流程就完成了。
五.薄膜加工工艺参数计算
(1)场氧化层
【结构要求】场氧化层厚度为1
制备条件:
水汽氧化,晶向(111),常压,1094℃
注:
标准单位:
得出:
t=119.14min≈1.98h比湿氧287.5min(参某计算结果)明显较快。
氧化层质量有待实验验证!
(2)多晶硅栅层
【结构要求】多晶硅栅厚度为4000~5000Å
选择淀积:
5000Å
低压化学气相淀积(LPCVD),630°
C,100Pa,淀积时间t。
计算:
=5000Å
/(120Å
/min)=41.67min
即淀积时间为41.67min。
(3)栅氧化层
【结构要求】栅氧化层厚度为400Å
干氧,1200°
C,常压,晶向(111)
t=2.65min<
<
干氧,1000°
C下的19.85min
故采用本制备条件更优
(4)氮化硅膜层
【结构要求】氮化硅膜厚约为1000Å
常压化学气相淀积(APCVD),高频感应炉炉温800°
C,氢气流量5L/min,硅烷流量3mL/min,氨气流量100ml/min,淀积速度500Å
/min。
所以,淀积时间=1000Å
/500=2min
(5)垫氧化层
【结构要求】垫氧化层厚度约为600Å
求得t=6.38min.符合工业生产实际。
(6)掩蔽膜
(1)假设掺杂离子(磷,n阱)注入能量为60KeV,则生长厚度为200nm(大于最小掩蔽厚度)的掩蔽膜即可达到掩蔽:
(2)验证:
由曲线得:
对于P+离子(形成N阱),E=60KeV时,=72.9min,
当掩蔽效果达到99.999%时,掩蔽膜的最小厚度为:
所以生长200.28nm厚度的掩蔽膜合适。
(3)制备条件:
干氧(1000°
C,8min)
湿氧(1000°
C,22min)
干氧(1000°
C,12min)
C,6min,(100)面)查表得A=0.165μm,A=A/α=0.165/0.595=0.277μm,
B等于
=22.2min
湿氧(1000°
C,15min),A=0.05/0.595=0.084μm,B=,
=1.65min
C,9min),A=A/α=0.165/0.595=0.277μm,B等于,
=478.20min
六.N阱光刻板
[见附录坐标纸]
七.工艺实施方案
工艺
步骤
工
艺
名
称
目
的
设计目标
结构参数
方
法
工艺条件
1
衬底选择
得到衬底
电阻率50cm
晶向<
2
一次氧化
(外延)
为形成p阱提供掩蔽膜
厚度:
197nm厚度的掩蔽膜
干氧-湿氧-干氧
3
一次光刻
为硼提供扩散窗口
电子束曝光
正胶
4
一次离子注入
注入形成P阱
离子注入
5
一次扩散
热驱入达到P阱所需深度
结深5mm
有限表面源扩散
6
二次氧化
作为氮化硅膜的缓冲层
膜厚600Å
常压干氧氧化
7
氮化硅膜淀积
作为光刻有源区的掩蔽膜
膜厚1000Å
APCVD
2min
8
二次光刻
为磷扩散提供窗口
正胶
9
场氧一
利用氮化硅的掩蔽,在没有氮化硅、经离子注入的区域生成一层场区氧化层
厚度1000Å
湿氧氧化
95℃水温。
10
三次光刻
除去P阱中有源区的氮化硅和二氧化硅层
11
场氧二
生长场氧化层
厚度约为1微米
12
二次离子注入
调整阈值电压
表面浓度
结深
方块电阻
注入P+
13
栅极氧化
形成栅极氧化层
厚度500Å
淀积时间为41.67min。
14
多晶硅淀积
淀积多晶硅层
厚度5000Å
=5000Å
/min)=
41.67min
15
四次光刻
形成PMOS多晶硅栅,并刻出PMOS有源区的扩散窗口
16
三次离子注入
形成PMOS有源区
注入B+
17
五次光刻
形成NMOS多晶硅栅,并刻出NMOS有源区的扩散窗口
18
四次离子注入
形成NMOS有源区
峰值浓度
19
二次扩散
达到所需结深
热驱入
950℃t=12min
20
淀积磷硅玻璃
保护
LPCVD
21
六次光刻
刻金属化的接触孔
22
蒸铝
、
刻铝
淀积Al-Si合金,并形成集成电路的最后互连
溅射
八.心得体会:
两周的课程设计结束了,在这次的课程设计中不仅检验了我所学习的知识,
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- CMOS 薄膜 工艺