毕业设计eda技术实用教程eda课程设计报告Word文档格式.docx
- 文档编号:14936806
- 上传时间:2022-10-26
- 格式:DOCX
- 页数:50
- 大小:2.99MB
毕业设计eda技术实用教程eda课程设计报告Word文档格式.docx
《毕业设计eda技术实用教程eda课程设计报告Word文档格式.docx》由会员分享,可在线阅读,更多相关《毕业设计eda技术实用教程eda课程设计报告Word文档格式.docx(50页珍藏版)》请在冰豆网上搜索。
波形的仿真与分析
启动max+plusⅡ10.0\Waveformeditor菜单,进入波形编辑窗口,选择欲仿真的所有I\O管脚。
如下图所示:
图2波形编辑
为输入端口添加激励波形,使用时钟信号。
选择初始电平为“0”,时钟周期倍数为“1”。
添加完后,波形图如下所示:
图3添加激励后的波形
打开max+plusⅡ10.0\Simulator菜单,确定仿真时间,单击Start开始仿真,如下图所示:
图4仿真过程
图5仿真结果
四:
实验结论:
使用max+plusⅡ10.0能很好的完成很多电路的仿真与工作。
实验二、2选一多路选择器
一、原理图设计输入法
图一2选1多路选择器结构体
图二电路编译结果
图三波形仿真
由波形图可知:
当a、b两个输入口分别输入不同频率信号时,针对选通控制端s上所加的不同电平,输出端y将有对应不同信号输出。
例如当s为低电平时,y口输出了来自a端的较高频率的时钟信号;
反之,即当s为高电平时,y口输出了来自b端的较低频率的时钟信号。
二、文本设计输入(VHDL)法
图四2选1多路选择器(VHDL)
图五2选1多路选择器(VHDL)波形图
图六2选1多路选择器(VHDL)引脚分布图
实验三、十进制计数器
一、VHDL程序
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_UNSIGNED.all;
entityCNT10is
port(CLK,RST,EN,LOAD:
INSTD_LOGIC;
DATA:
INSTD_LOGIC_VECTOR(3DOwNTO0);
DOUT:
outstd_logic_vector(3DOWNTO0);
COUT:
OUTSTD_LOGIC);
ENdentityCNT10;
ARCHITECTUREbehavofCNT10IS
BEGIN
PROCESS(CLK,RST,EN,LOAD)
variableQ:
STD_LOGIC_VECTOR(3DOWNTO0);
IFRST='
0'
THENQ:
=(OTHERS=>
'
);
ELSIFCLK'
EVENTANDCLK='
1'
THEN
IFEN='
IF(LOAD='
)THENQ:
=DATA;
ELSE
IFQ<
9THENQ:
=Q+1;
ELSEQ:
=(OTHERS=>
ENDIF;
IFQ="
1001"
THENCOUT<
='
;
elseCOUT<
ENDIF;
DOUT<
=Q;
ENDPROCESS;
ENDbehav;
它是一个带有异步复位和同步加载功能的十进制加法计数器。
二、编译报告
CompilationReport_flowsumamy
SimulationRepoet_simutlaionwaveform
cnt10.vwf
由图可知,
(1)当计数使能EN为高电平时允许计数;
RST低电平时计数器被清零。
(2)由于LOAD是同步加载控制信号,其第一个负脉冲恰好在CLK的上升沿处,故将5加载于计数到9,出现了第一个进位脉冲。
由于LOAD第二个负脉冲未在CLK上升沿处,故没有发生加载操作,而第3、4个负脉冲都出现了加载操作;
(3)当计数器每次计到9时,输出为高电平,而且计数器又从0开始重新计数
三、RTL图
四、symbolcnt10.bdf
实验四、四选一多路选择器
一、用IF_THEN语句实现4选1多路选择器
图一用IF_THEN语句实现4选1多路选择器文本设计输入
图二程序运行编译结果
图三四选一多路选择器的电路仿真波形图
由上图可知:
当sel=11时,y=intput3;
当sel=10时,y=intput2;
当sel=01时,y=intput1;
当sel=00时,y=intput0;
实现了四选一功能。
图四4选1多路选择器RTL电路图
图五4选1多路选择器Symbol
二、用CASE语句实现4选1多路选择器
图六用CASE语句实现4选1多路选择器文本设计输入
图七程序运行编译结果
图八四选一多路选择器的电路仿真波形图
由上图可知(s<
=s1&
s2):
当s=00时,z=a;
当s=01时,z=b;
当s=10时,z=c;
当s=11时,z=d;
图九4选1多路选择器RTL电路图
图十4选1多路选择器Symbol
三、用WHEN_ELSE语句实现4选1多路选择器
图十一用WHEN_ELSE语句实现4选1多路选择器文本设计输入
图十二四选一多路选择器的电路仿真波形图
由上图可知(sel<
=b&
a):
当sel=00时,q=i0;
当sel=01时,q=i1;
当sel=10时,q=i2;
当sel=11时,q=i3;
图十三4选1多路选择器RTL电路图
实验五、ADC0809采样状态机
一、文本设计输入(VHDL)法
图一ADC0809采样状态机文本设计输入
图二程序运行编译结果
二、RTL电路图
图三ADC0809采样状态机RTL电路图
三、ADC0809采样状态图
图四ADC0809采样状态图
四、ADC0809采样状态机工作时序
图五ADC0809采样状态机工作时序图
上图显示了一个完整的采样周期。
复位信号后进入状态s0;
第二个时钟上升沿后,状态机进入状态s1,由start、ale发出采样和地址选通的控制信号。
而后,eoc由高电平变为低电平,ADC0809的8位数据输出端呈现高阻状态“ZZ”。
在状态s2,等待了clk的数个时钟周期之后,eoc变为高电平,表示转换结束;
进入状态s3,在此状态的输出允许oe被被设置成高电平。
此时ADC0809的数据输出端d[7..0]即输出已经转换好的数据5EH。
在状态s4,lock_t发出一个脉冲,其上升沿立即将d端口的5E锁入q和regl中。
图六ADC0809采样状态机Symbol
实验六、11010011序列检测
图一序列检测器文本设计输入
二、序列检测器RTL电路图
图三序列检测器RTL电路图
三、序列检测器状态图
图四序列检测器状态图
四、序列检测器时序仿真波形
图五序列检测器时序仿真波形
由上图可知,当有正确序列进入时,到了状态8时,输出序列正确标志SOUT=1。
而当下一位数据为零时,即DIN=0,进入状态四s3(这时测出的数据110恰好与原序列数的头三位相同)。
图六序列检测器Symbol
实验七、两个8位乘8位的有符号数乘法器
图一两个8位乘8位的有符号数乘法器文本设计输入
图三仿真波形
由波形可知,在CLK的第4个上升沿后才得到第一个计算数据,之前都是0。
第4个上升沿后得到的结果为s=0×
0+23×
15=345;
第5个上升沿后得到结果为s=23×
15+11×
22=587;
第6个上升沿后得到结果为s=11×
22+33×
45=1727;
第7个上升沿后得到结果为s=33×
45+16×
21=1821;
第8个上升沿后得到结果为s=16×
21+16×
5=416;
第9个上升沿后得到结果为s=16×
5+11×
21=311;
二、两个8位乘8位的有符号数乘法器Symbol
图四两个8位乘8位的有符号数乘法器Symbol
三、两个8位乘8位的有符号数乘法器RTL电路图
图五两个8位乘8位的有符号数乘法器RTL电路图
实验八、全加器
图一全加器文本设计输入
图二仿真结果
图三全加器波形仿真图
全加器真值表如下:
AIN
BIN
CIN
COUNT
SUM
1
对比真值表和仿真波形,加数AIN,BIN和进位CIN共有8总情况,和SUM和进位COUNT共有4总情况,波形和真值表一致
图四全加器波实体模块
图五全加器F_adder电路图
实验九、LPM_COUNTER计数模块
图一LPM_COUNTER计数模块文本设计输入
图三LPM_COUNTER计数模块图四LPM_COUNTER计数模块Symbol
二、LPM_COUNTER计数模块RTL电路图
图五LPM_COUNTER计数模块RTL电路图
实验十、LPM_COUNTER计数模块例化
图一LPM_COUNTER计数模块例化文本设计输入
图二程序运行编译结果
二、CNT4BIT.V仿真波形
图三CNT4BIT.V的仿真波形
由仿真波形图可知:
在第2个SLD加载信号在没有CLK上升沿处发生时,无法进行加载,显然SLD是同步的。
从波形中可以了解此计数器模块的功能和性能。
图五CNT4BIT计数模块Symbol
图四CNT4BIT原理图输入设计
二、CNT4BIT计数模块RTL电路图
图六CNT4BIT计数模块RTL电路图
实验十一、LPM随机存储器的设置和调用
一、建立MIF格式文件
图一MIF文件编辑窗
图二利用康芯MIF生成MIF正弦波数据文件
二、对LPM_RAM仿真测试
图三在原理图编辑器上连接好的RAM模块
图四RAM仿真波形
三、利用用户自定义数据类型语句来实现存储器描述
图五存储器VHDL程序
图六仿真结果
图七波形仿真结果
图八存储器RTL电路图
图九存储器Symbol
实验十二、LPM_ROM的定制和使
一、正弦信号发生器源程序
图一正弦信号发生器源程序
图三LPM_ROM仿真
测试
图四正弦信号发生器RTL电路图
图五正弦信号发生器仿真波形
由波形可见,随着每一个时钟上升沿的到来,输出端口将正弦波数据依次输出,输出的数据与加载数据相符。
图六正弦信号发生器Symbol
实验十三、FIFO定制
一、FIFO电路原理图
图一FIFO电路原理图
此FIFO的数据
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 毕业设计 eda 技术 实用教程 课程设计 报告
![提示](https://static.bdocx.com/images/bang_tan.gif)