数字基带信号HDB3码的编码器设计与建模Word文档格式.docx

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（3）先修课程：

数字电子技术、模拟电子技术、电子设计EDA、通信原理。

要求完成的主要任务:

（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）

（1）课程设计时间：

1周；

（2）课程设计题目：

根据指导老师给定的六套题目选择其中二套完成；

（3）本课程设计统一技术要求：

按照要求对选定的设计题目进行逻辑分析，掌握HDB3码的编码原理，了解各模块电路的逻辑功能，设计通信系统框图，画出实现电路原理图，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；

（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；

（5）写出本次课程设计的心得体会（至少500字）。

时间安排：

第19周

参考文献：

江国强.EDA技术与应用.北京：

电子工业出版社，2010

JohnG.Proakis.DigitalCommunications.北京：

电子工业出版社，2011

指导教师签名：

年月日

系主任（或责任教师）签名：

年月日

I

摘要

本课程设计概括了HDB3数字编码器的研究背景、意义,同时对EDA技术和编码技术作了简要的说明。

设计方面包括规划基于VHDL的HDB3编码器设计的总体方案；

基于VHDL的HDB3编码器的软件实现。

其中HDB3码的编码程序设计是在QuartusⅡ软件环境下进行的，首先在QuartusⅡ软件环境下建立一个工程，工程名和程序的实体名一致，并将其作为该工程的设计文件。

然后在VHDL文本编辑窗中输入设计的VHDL源程序，进行编译。

程序编译成功后要进行时序仿真，这一部分同样是在QuartusⅡ软件环境下完成的。

关键词：

HDB3；

建模；

VHDL；

编码；

QUARTUSⅡ

1QuartusⅡ简介......................................................1

2VHDL语言的介绍......................................................3

3HDB3码编码器的建模与实现...........................................4

3.1HDB3码的编码规则................................................4

3.2基于VHDL的编码器的建模及实现...................................5

3.2.1编码器的VHDL建模...........................................5

3.2.2基于VHDL编码器的实现.......................................6

3.3编码中单/双极性转换的实现........................................8

3.3.1单/双极性转换的流程图........................................8

4HDB3码编码器完整源程序.............................................9

5HDB3码编码器的波形仿真及分析......................................13

6总结与心得.........................................................15

7参考文献...........................................................16

1QuartusⅡ简介

QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。

具有运行速度快，界面统一，功能集中，易学易用等特点。

QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。

对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。

此外，QuartusII通过和DSPBuilder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；

支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

MaxplusII作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。

目前Altera已经停止了对MaxplusII的更新支持，QuartusII与之相比不仅仅是支持器件类型的丰富和图形界面的改变。

Altera在QuartusII中包含了许多诸如SignalTapII、ChipEditor和RTL

Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII友好的图形界面及简便的使用方法。

AlteraQuartusII作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。

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1QuartusⅡ操作界面图

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2VHDL语言的介绍

常用的硬件描述性语言有VHDL、Verilog和ABEL语言。

VHDL语言起源于美国国防部的VHSIC，VHDL是一种高级描述语言，适用于行为级和RTL级的描述相对与Verilog语言和ABEL语言这些较低一级的适合描述门级电路的描述性语言而言，其具有以下的优点：

⒈设计方法灵活、支持广泛

⒉系统硬件描述能力强

⒊VHDL语言描述与工艺不发生关系

⒋VHDL语言标准、规范，易于共享和复用

基于上述的特点，可知VHDL语言可读性好，又能被计算机识别。

VHDL语言中设计实体、程序包、设计库，为设计人员重复利用已有的设计提供了诸多技术手段。

可重复利用他人的IP模块和软核也是VHDL的另一特色，许多设计不必每次都从头再来，只要在更高层次上把IP模块组合起来，就能达到事半功倍的效果。

这样，设计人员自行开发的IP模块在集成电路设计中占有重要的地位。

因此本课程设计采用VHDL语言设计一个完善的HDB3码编码器。

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3HDB3码编码器的建模与实现

3.1HDB3码的编码规则

在基带传输中，常用的码型有AMI码、HDB3码、4B/3T码、CMI码、以及双相码等。

其中，AMI码是将输入单极性波形的所有正脉冲变为适合于在信道传输的正负极性交替的脉冲，而HDB3码则是在AMI码基础上改进的一种双极性归零码，它除具有AMI码功率谱中无直流分量，可进行差错自检等优点外，还克服了AMI码当信息中出现连“0”码时定时提取困难的缺点，同时HDB3码频谱能量主要集中在基波频率以下，占用频带较窄，因此被广泛用作PCM线路传输码型，因此要了解HDB3码的编码规则，首先要知道AMI码的构成规则，AMI码就是把单极性脉冲序列中相邻的“1”码变为极性交替的正、负脉冲。

将“0”码保持不变，把“1”码变为+1、-1交替的脉冲。

如：

信息序列：

10011010111100001

+100-1+10-10+1-1+1-10000+1AMI码：

HDB3码是一种AMI码的改进型，它的编码过程为：

①没有4个或4个连“0”串时，HDB3编码规律与AMI码相同，即“1”码变为“+1”、“-1”交替脉冲。

②当代码序列中出现4个或4个以上连“0”串时，则将每4个连“0”小段即“0000”的第4个0变换成与前一非“0”符号同极性的符号，用破坏符号V表示。

③为了使附加V符号后的序列不破坏“极性交替反转”造成的无直流特性，还必须保证相邻V符号也应极性交替。

这一点，当相邻V符号之间有奇数个非0符号时，则是能得到保证，当有偶数个非0符号时，则就得不到保证，这时再将该小段的第一个0变换成+B或-B，B符号的极性与前一非0符号的极性相反，并让后面的非0符号从V符号开始再交替变换。

举例如下：

信码101011000001100001

HDB3码+10-10+1-1000-10+1-1+100+1-1

V、B-V+B+V

HDB3码的特点如下：

（1）基带信号无直流成分，且只有很小的低频成分；

（2）连0串符号最多只有3个，利于定时信息的提取；

（3）不受信源统计特性的影响。

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各个数字基带信号编码间关系图2

的编码器的建模及实现基于VHDL3.2

建模编码器的VHDL3.2.1

HDB3码编码器模型图3

”，实现中可利用寄存器，首先把HDB3编码器建模的难点之一是判断插“B个4”之间“1”的个数，经过V信码存入寄存器，同时设置一个计数器计两个“”的功能。

B”的信号，实现插入“B码元后，由判偶电路给寄存器发送是否插“B符号和码，然后进行V本设计思想不需要首先把消息代码变换为AMI

””符号和“B符号的操作，而是按照HDB3编码规则直接对消息代码进行插入“V这样可以减少寄存器的数量。

符号的操作，后再实现单极性变双极性的信号输出，、V”3如图所示：

整个HDB3码的编码器包括个功能部分：

添加破坏符号“”和单极性码转变成双极性码，各部分之间采用同步时钟作用，并B添加符号“且带有一个异步的复位（清零）端口。

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3.2.2基于VHDL编码器的实现

1.添加破坏符号“V”的实现

添加破坏符号“V”模块的功能实际上就是对消息代码里的四个连0串的检测，即当出现四个连0串的时候，把第四个“0”变换成符号“V”，而在其他的情况下，则保持消息代码的原样输出，同时为了区别代码“1”、“V”和“0”，在添加破坏符号“V”时，用“11”标识符号“V”，用“01”标识符号“1”，用“00”标识符号“0”。

因此，添加破坏符号“V”的设计思想如下：

首先判断输入的代码是什么，如果输入的符号是“0”码，则接着判断这是第几个“0”码，如果是第四个“0”码，则把这个“0”码变换成“V”码。

在其他的情况下，让原码照常输出。

程序流程图如图3.2所示：

图4添加破坏符号“V”符号流程图

假设输入某信息序列，根据设计思想，输入代码一添加破坏符号“V”后的关系如下：

10000100001100011

添加破坏符号V后：

01000000110