数电 减法计数器Word格式文档下载.docx
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2.7实验结论9
3十六进制同步加法计数器(用74LS191集成芯片做)10
3.1课程设计的目的10
3.2设计的总体框图10
3.3设计过程10
3.474191的状态表10
3.5芯片介绍10
3.6逻辑电路图11
3.7实际电路图11
3.8实验仪器12
3.9实验结论12
3.10参考文献12
1三位二进制同步加法计数器(010,111)
1.1课程设计的目的
1、了解同步加法计数器工作原理和逻辑功能。
2、掌握计数器电路的分析,设计方法及应用。
3、学会正确使用JK触发器。
1.2设计的总体框图
CPY
1.3设计过程
(1)状态图:
(2)选择的触发器名称:
选用三个CP下降沿触发的边沿JK触发器
(3)输出方程:
Y=Q0n
(4)状态方程:
Qn1Q0n
Q2n
00
01
11
10
001
011
100
×
1
101
110
111
图1.1.13位二进制同步加法计数器的次态卡诺图
、
Q1nQ0n
图1.1.2Q2n+1的卡诺图
Q1nQ0n
图1.1.3Q1n+1的卡诺图
发
图1.1.4Q0n+1的卡诺图
由卡诺图得出状态方程为:
=Q2n+
=Q0n
=+Q0n
(5)驱动方程:
=Q1n=Q0n=
==1=
(6)判断能否自启动
010→100→101;
111→000→001
所以能进行自启动
1.4逻辑电路图
图1.1.5逻辑电路图
1.5实际电路图
图1.1.6实际电路图
1.6实验仪器
(1)数字原理实验系统一台
(2)集成电路芯片:
74LS112二片74LS08一片
1.7实验结论
经过实验可知,满足时序图的变化,产生000→001→011→100→101→110→000的序列。
2串行序列信号发生器的设计(检测序列010100)
2.1课程设计的目的
1、了解串行序列信号发生器的工作原理和逻辑功能
2、掌握串行序列信号发生器电路的分析,设计方法及应用。
2.2设计的总体框图
CPY
输入脉冲串行序列输出
2.3设计过程
(1)状态图:
(2)状态方程:
所以得到
010
000
图1.2.13位二进制同步加法计数器的次态卡诺图
图1.2.2Q2n+1的卡诺图
图1.2.3Q1n+1的卡诺图
图1.2.4Q0n+1的卡诺图
Q2n+1=Qn2Qn1+(Qn0+Qn1)Qn2
Q1n+1=Qn1+Qn0Qn1
Q0n+1=Qn0+Qn2Qn1
(3)驱动方程:
=Q0n=1=
=Q0n=Q0n=
(4)判断能否自启动
000→010→011;
100→110→111
2.4逻辑电路图
图1.2.5逻辑电路图
2.5实际电路图
图1.2.6实际电路图
2.6实验仪器
(3)数字原理实验系统一台
(4)集成电路芯片:
74LS112二片74LS08一片74LS00一片
2.7实验结论
经过实验可知,满足时序图的变化,产生101110的序列。
3十六进制同步加法计数器(用74LS191集成芯片做)
3.1课程设计的目的
1、了解多位同步加法计数器工作原理和逻辑功能。
3、学会正确使用集成芯片。
3.2设计的总体框图
3.3设计过程
状态图:
0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010
↓
1111←1110←1101←1100←1011
3.474191的状态表
输入
输出
注
/DCP
0×
×
100↑×
101↑×
11×
加法计数
减法计数
保持
并行异步置数
CO/BO=
3.5芯片介绍
/D为加减计数控制端;
是使能端;
是异步置数控制端;
CP是计数脉冲;
D是数据输入端CO/BO是进位错位信号输出端;
RC是多个芯片级联时级间串行计数使能端。
其具有同步可逆计数功能;
异步并行置数功能;
保持功能。
74191没有专用的清零输入端,但可以借助D异步并行置入数据0000间接实现清零功能。
3.6逻辑电路图
图1.3.4逻辑电路图
3.7实际电路图
图1.3.5实际电路图
3.8实验仪器
(5)数字原理实验系统一台
(6)集成电路芯片:
74LS191一块
3.9实验结论
经过实验可知,满足时序图的变化,产生0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111的序列。
3.10参考文献
[1]余孟尝《数字电子技术基础简明教程》高等教育出版社2007年12月
[2]张利萍,王向磊《数字逻辑实验指导书》信息学院数字逻辑实验室
[3]程勇编著人民邮电出版社2010年4月第一版《EDA技术使用丛书——实例解说Multisim10电路仿真》
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- 数电 减法计数器 减法 计数器
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