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A=0时,G1的拉电流(拉,灌)为120。
2.2图2.2中示出了某门电路的特性曲线,试据此确定它的下列参数:
输出高电平UOH=3V;
输出低电平UOL=0.3V;
输入短路电流IiS=1.4mA;
高电平输入漏电流IiH=0.02mA;
阈值电平UT=1.5V;
开门电平UON=1.5V;
关门电平UOFF=1.5V;
低电平噪声容限UNL=1.2V;
高电平噪声容限UNH=1.5V;
最大灌电流IOLmax=15mA;
扇出系数N=10.
2.3TTL门电路输入端悬空时,应视为高电平;
(高电平,低电平,不定)此时如用万用表测量其电压,读数约为1.4V(3.6V,0V,1.4V)。
2.4CT74、CT74H、CT74S、CT74LS四个系列的TTL集成电路,其中功耗最小的为CT74LS;
速度最快的为CT74S;
综合性能指标最好的为CT74LS。
2.5CMOS门电路的特点:
静态功耗极低(很大,极低);
而动态功耗随着工作频率的提高而增加(增加,减小,不变);
输入电阻很大(很大,很小);
噪声容限高(高,低,等)于TTL门。
2.6集电极开路门(OC门)在使用时须在输出与电源之间接一电阻(输出与地,输出与输入,输出与电源)。
2.7
若G2的悬空的输入端接至0.3V,结果如下表
2.9输入悬空时为高电平,M=“0”,VM=0.2V,三态门输出为高阻,M点电位由后面“与或非”门的输入状态决定,后面与门中有一输入为0,所以VM=0V。
2.10
2.11上图中门1的输出端断了,门2、3、4为高电平输入,此时VM=1.6V左右。
2.12不能正常工作,因为不能同时有效,即不能同时为低电平。
2.13图为由TTL“与非”门组成的电路,输入A、B的波形如图所示,试画出V0的波形。
2.14图中门1、2、3均为TTL门电路,平均延迟时间为20ns,画出VO的波形。
2--8
1、Y1=ABCDEY2=A+B+C+D+E
2、该扩展方法不适用于TTL门电路。
对与门而言,当扩展端C=0.3V时,其输入电压约为1V,已大于UiLmax(0.8V);
对或门而言,当扩展端C=UOHmin=2.4V时,其输入电压约为1.7V,已小于UiHmin(2V);
2--9
2--10乙的说法正确,因为该点的电压有可能是变化的,此时万用表测得的是电压的平均值,1.8V的读数完全正常。
3.6结果如下表:
3.71.真值表:
3.表达式:
F2=M,
3.81、真值表
3.9
3.11
3.12把BCD8421码转换为BCD5421码,前五个数码不需改变,后五个数码加3。
据此可得加数低两位的卡诺图,所以
3.14
1、
2、用八选一数据选择器和门电路实现。
3.15用8选1数据选择器实现下列函数:
第四章触发器和定时器
4.1
4.2
(1)特性表(CP=0时,保持;
CP=1时如下表)
(2)特性方程
(3)该电路为锁存器(时钟型D触发器)。
CP=0时,不接收D的数据;
CP=1时,把数据锁存。
(但该电路有空翻)
4.3
(1)、C=0时该电路属于组合电路;
C=1时是时序电路。
(2)、
(3)、输出Q的波形如下图。
4.4
4.5
4.6
4.71、CP作用下的输出Q1Q2和Z的波形如下图;
2、Z对CP三分频。
4.8由得D触发器转换为J-K触发器的逻辑图如下面的左图;
而将J-K触发器转换为D触发器的逻辑图如下面的右图。
4.111、555定时器构成多谐振荡器。
2、uc,uo1,uo2的波形
3、uo1的频率,uo2的频率f2=158Hz
4、如果在555定时器的第5脚接入4V的电压源,则uo1的频率变为
4.12图(a)是由555定时器构成的单稳态触发电路。
1、工作原理(略);
2、暂稳态维持时间tw=1.1RC=10ms(C改为1);
3、uc和uo的波形如下图:
4、若ui的低电平维持时间为15ms,要求暂稳态维持时间tw不变,可加入微分电路
4.13由555定时器构成的施密特触发器如图(a)所示
1、电路的电压传输特性曲线如左下图;
2、uo的波形如右下图;
3、为使电路能识别出ui中的第二个尖峰,应降低555定时器5脚的电压至3V左右。
4、在555定时器的7脚能得到与3脚一样的信号,只需在7脚与电源之间接一电阻。
4.14延迟时间td=1.1×
1×
10=11s
扬声器发出声音的频率。
第五章时序数字电路
5.1解:
5.2解:
5.3解:
逻辑功能:
可自启动的同步五进制加法计数器。
5.4
移位寄存器型四进制计数器。
5.5
5.6解:
(1)当X1X2=“00”;
初始状态为“00”时:
电路实现2分频。
(2)当X1X2=“01”;
初始状态为“00”时
电路实现3分频。
(3)当X1X2=“11”;
电路实现4分频。
5.7
5.8
(1)基本R-S触发器(×
);
(2)同步R-S触发器(×
);
(3)主从J-K触发器(能);
(4)维持阻塞D触发器(能);
(5)边沿J-K触发器(能);
(6)CMOS主从D触发器(能)。
5.9根据题意,很容易画出下面的逻辑图:
5.10解:
四种状态应使用2个触发器。
设:
Q1=Y1,Q0=Y0
用D触发器设计;
5.11解:
用J—K触发器设计一个4进制计数器,Q1Q0为变量译码器的输入。
5.12解:
5.13解:
设S0:
初始及检测成功状态;
S1:
输入一个“1”状态;
S2:
输入“10”状态;
S3:
输入“101”状态;
X:
输入;
Z:
输出。
从JK的卡诺图可以看出电路的
简化结果相似,以方案三画逻辑电路
5.14解:
从时序图可得出状态图为:
5.15解:
方法一:
从时序图中可以看出将Y1、Y2、
Z为输出时,每经过8个时钟为一个循环。
同理,从卡诺图可以求出:
方法二:
从时序图中可以看出Y1Y2的状态为00→11→01→10→00。
则状态图、状态表为:
显然,方法二的结果比方法一的结果要简单得多。
其逻辑图为:
5.16解:
ZW的状态为00、01、10、11,所以设:
输出Z=Q1;
W=Q0;
输入:
X
5.17解:
1、状态转换图
2.Qd对CP十分频,Qd的占空比是50%。
5.18答案:
图(a)是七进制计数器,图(b)是十进制计数器,图(c)是十进制计数器(67...156)
1、若将图(a)中与非门G的输出改接至Cr端,而令LD=1,电路变为六进制
2、图(b)电路的输出采用的是余三码。
5.19答案:
方法是用90÷
16=5…10,高位用0101作译码状态,低位用1010作译码状态,由此得到了置数端LD的连接方式。
5.20答案:
图(a)为三进制,图(b)为四进制,图(c)为七进制,图(d)为十二进制,图(e)为三十七进制
5.21解:
1.对应CP的输出QaQdQc和Qb的波形和状态转换图如下图:
2、按QaQdQcQb顺序电路给出的是BCD5421码
3、按QdQcQbQa顺序电路给出的编码如下图:
5.22答案:
当MN为各种不同输入时,可组成四种不同进制的计数器
第六章大规模集成电路
6.1填空
1、按构成材料的不同,存储器可分为磁芯和半导体存储器两种。
磁芯存储器利用正负剩磁来存储数据;
而半导体存储器利用器件的开关状态来存储数据。
两者相比,前者一般容量较大;
而后者具有速度快的特点。
2、半导体存储器按功能分有ROM和RAM两种。
3、ROM主要由地址译码器和存储矩阵两部分组成。
按照工作方式的不同进行分类,ROM可分为固定内容的ROM、PROM和EPROM三种。
4、某EPROM有8数据线,13位地址线,则其存储容量为213×
8。
5、PLA一般由与ROM、或ROM和反馈逻辑网络三部分组成。
6.2
6.3
6.4
6.
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