完整版数字频率计测频系统的设计毕业论文Word下载.docx
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系统以MAX+PULSLLII为开发环境,通过VHDL语言作为硬件描述语言实现对电路结构的描述。
在VHDL语言中采用了一系列的语句,例如:
元件例化、if语句、case、when语句等。
并对程序中的输入输出端口进行了解释,给出实现代码和仿真波形。
关键词:
100Hz频率计;
MAX+PULSLLII;
VHDL;
元件例化;
仿真
毕业设计(论文)外文摘要
Title:
theDesignofdigitalfrequencymeter
measuringfrequencysystems
Abstract:
100Hzfrequencycounterisaprimaryfunctionofthefrequencywithinacertainperiodoftimecalculation,thispaperintroducestherealizationoffrequencycounters:
thesysteminordertoMAX+PULSLLIIforthedevelopmentoftheenvironment,throughtheVHDLhardwaredescriptionlanguageasalanguageimplementationofthecircuitstructuredescription.VHDLlanguageusedinaseriesofstatements,suchas:
componentinstantiation,ifsuchstatementcasewhenstatement.Andprograminputandoutputportsoftheinterpretationgiventoachievethecodeandsimulationwaveforms.
keywords:
100Hzfrequencycounter;
MAX+PULSLLII;
VHDL;
simulation;
componentcases
目录
引言5
1数字频率计测频系统设计概述5
1.1设计要求5
1.2设计意义5
2电路数字频率计测频系统设计方案6
2.1产生子模块7
2.1.1分频模块7
2.1.2分频程序及仿真图8
2.2计数模块9
2.2.1计数模块分析9
2.2.2计数模块程序及仿真图10
2.3显示模块11
2.3.1七段数码管的描述12
2.3.2八进制计数器14
2.3.3计数位选择电路15
2.4总体功能描述16
3电路数字频率计测频系统顶层文件17
4.结论19
4.1系统缺点19
4.2改进方法19
致谢19
参考文献19
附表元件清单20
引言
VHDL(VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage,超高速集成电路硬件描述语言)诞生于1982年,是由美国国防部开发的一种快速设计电路的工具,目前已经成为IEEE(TheInstituteofElectricalandElectronicsEngineers)的一种工业标准硬件描述语言。
相比传统的电路系统的设计方法,VHDL具有多层次描述系统硬件功能的能力,支持自顶向下(ToptoDown)和基于库(LibraryBased)的设计的特点,因此设计者可以不必了解硬件结构。
从系统设计入手,在顶层进行系统方框图的划分和结构设计,在方框图一级用VHDL对电路的行为进行描述,并进行仿真和纠错,然后在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,下载到具体的CPLD器件中去,从而实现可编程的专用集成电路(ASIC)的设计。
数字频率计是数字电路中的一个典型应用,实际的硬件设计用到的器件较多,连线比较复杂,而且会产生比较大的延时,造成测量误差、可靠性差。
随着复杂可编程逻辑器件(CPLD)的广泛应用,以EDA工具作为开发手段,运用VHDL语言。
将使整个系统大大简化。
提高整体的性能和可靠性。
本文用VHDL在CPLD器件上实现一种2b数字频率计测频系统,能够用十进制数码显示被测信号的频率,不仅能够测量正弦波、方波和三角波等信号的频率,而且还能对其他多种物理量进行测量。
具有体积小、可靠性高、功耗低的特点。
1数字频率计测频系统设计概述
1.1设计要求
Ø
获得稳定100Hz频率
用数码管的显示
用VHDL写出设计整个程序
1.2设计意义
进一步学习VHDL硬件描述语言的编程方法和步骤。
运用VHDL硬件描述语言实现对电子元器件的功能控制。
熟悉并掌握元件例化语句的使用方法。
熟悉数字式频率的基本工作原理。
熟悉数字频率计中计数显示设计。
熟悉掌握MAX+PLUSⅡ软件的基本使用方法。
2电路数字频率计测频系统设计方案
众所周知,频率信号易于传输,抗干扰性强,可以获得较好的测量精度。
因此,频率检测是电子测量领域最基本的测量之一。
频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟,对比测量其他信号的频率。
通常情况下计算每秒内待测信号的脉冲个数,即闸门时间为1s。
闸门时间可以根据需要取值,大于或小于1s都可以。
闸门时间越长,得到的频率值就越准确,但闸门时间越长,则每测一次频率的间隔就越长。
闸门时间越短,测得的频率值刷新就越快,但测得的频率精度就受影响。
一般取1s作为闸门时间。
数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路,其原理框图如图2-1所示。
图2-1数字频率计原理框图
在这个100赫兹频率计的设计中一共分为3大模块:
产生子模块、计数模块、显示模块。
当系统正常工作时,脉冲发生器提供的1Hz的输入信号,进行信号的变换,产生计数信号,被测信号通过信号整形电路产生同频率的矩形波,送入计数模块,计数模块对输入的矩形波进行计数,将计数结果送入锁存器中,保证系统可以稳定显示数据,显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。
在数码显示管上可以看到计数结果
产生子模块是为此100赫兹频率计提供1Hz的时钟脉冲信号,为了实现严格的同步,在这个模块中采用了同步计数电路。
计数模块是实现从0到99的计数。
显示模块是将计数模块程序中产生的数值通过2个七段数码管表达出来,使大家对此频率计有一个更直观的认识。
此100赫兹频率计的设计中,这3个大的模块是核心部分,这个3个大的模块会在后面的分析设计中给出详细的介绍。
频率计的工作原理是通过在一定时间内对外部信号进行计数,计算计数值对时间的比值,从而得到输入信号的频率,通过二个数码管作为频率值的输出。
对系统进行分析后,确定采用模块设计,基本框架图如图2-2所示。
图2-2频率计设计基本框架图
2.1产生子模块
2.1.1分频模块
分频模块的功能是将输入的外部信号clk进行分频,分频成计数器所需要的计数信号,使计数器在计数信号有效的时间对外部信号进行计数。
根据频率计测量的范围,确定了分频至1Hz,从而得到频率值。
555定时器(如图2-3)是一种模拟电路与数字电路相结合的中规模集成电路,它在信号产生、整形、延时(定时)、控制等方面获得了广泛的应用。
虽说555定时器应用领域十分广泛,但其电路结构归纳起来有三种基本形式,即多谐振荡器、单稳态触发器、施密特触发器。
图2-3555定时器电路
由于双极型555和CMOS型555的制作工艺和流程不同,生产出的555集成电路的性能指标是有差异的。
CMOS型555的功耗仅为双极型的几十分之一,静态电流仅为300uA左右,为微功耗电路。
CMOS型555的输出脉冲的上升沿和下降沿比双极型的要陡,转换时间短。
CMOS型555的在传输过度时间里产生的尖峰电流小,仅为2~3mA,而双极型555的尖峰电流高达300~400mA。
2.1.2分频程序及仿真图
分频程序如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYclk_div1000IS
PORT(clk:
INSTD_LOGIC;
clk_div:
outSTD_LOGIC);
ENDclk_div1000;
ARCHITECTURErt1OFclk_div1000IS
SIGNALq_tmp:
integerrange0to999;
BEGIN
process(clk)
begin
IF(clk'
eventandclk='
1'
)then
if(q_tmp=999)then
q_tmp<
=0;
else
=q_tmp+1;
endif;
endif;
endprocess;
clk_div<
='
;
0'
endrt1;
在以上程序中我们将外部信号clk进行10次分频输入信号为clk,输出信号为clk_div。
编译通过后,产生的符号如图2-4所示,仿真波形图如图2-5所示。
图2-4分频模块图
图2-5分频仿真图
2.2计数模块
2.2.1计数模块分析
经分析可知,此频率计计数模块分为2个子模块,即个位显示模块、十位显示模块。
详细分析如下:
①计数模块的个位可以用1个十进制计数器表示。
②计数模块的十位可以用1个十进制计数器表示。
频率计的计数模块主要来实现频率计数器内部的计数功能,计数器的内部计数信号clk和频率计数器的使能信号enable。
频率计数器的计数模块的输出信号就是个位sec、十位sec10。
电路图如图2-6所示。
图2-6计数模块电路图
十进制计数器,它的输入端口主要包括使能端口enable计数输入端口clk,输出端口主要包括计数输出端口q和进位输出端口cout。
2.2.2计数模块程序及仿真图
计数模块的程序如下:
ENTITYcount10IS
PORT(
enable:
clk:
cout:
outSTD_LOGIC;
q:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDcount10;
ARCHITECTURErt1OFcount10IS
SIGNAL
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