四路抢答器实验设计教学文稿文档格式.docx
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3、对课程设计的要求进行理解,初步设计。
(5月27日)。
4、整体设计开始,并逐步改进和调试。
(5月29日)
5、完成设计并写课程设计说明书。
(5月30日)
6、课题答辩(6月20日)
四、总评成绩
指导教师
学生签名
抢答器电路设计
一、设计任务与要求
1.可容纳四组参赛的数字式抢答器;
2.当某台参赛者按下抢答开关时,由数码管显示该台编号并伴有声响。
此时,抢答器不再接收其他输入信号;
3.电路具有定时功能。
要求回答问题的时间≤60秒(显示为00~59),时间显示采用倒计时方式。
当达到限定时间时,发出声响提示;
4.具有计分功能。
要求能设定初始分值,能进行加减分
5.在复位状态下台号数码管不作任何显示(灭灯)
二、方案设计与论证
如图所示为总体方框图。
其工作原理为:
接通电源后,主持人将开关拨到“清零”状态,抢答器处于禁止状态,编号显示器灭灯,定时器显示设定时间;
主持人将开关置“开始”状态,宣布“开始”,抢答器工作。
定时器倒计时,选手在定时时间内抢答时,抢答器完成优先判断、编号锁存、编号显示。
当一轮抢答之后,定时器停止、禁止二次抢答、定时器显示剩余时间。
如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。
抢答器鉴别模块
抢答器计时模块
计分模块
方案一:
以74LS175+74LS48为主,构成抢答电路模块;
以74LS192+数码管+蜂鸣器构成计时模块;
以74LS192+74LS160为主构成计分模块。
(抢答模块实现如下图)
其工作原理如下,主持人开关是74LS175的清零控制端,当主持人打下开关时整个电路开始工作,有一个抢答信号产生时74LS175被封锁,该芯片得不到时钟信号,处于不工作状态,不允许其他信号的输入有效,相对于方案二没有优先级,不会产生公平性的问题。
在74LS175有了一个输出信号后,通过或门的组合产生一个编码给74LS48让其进行译码输出译码显示台号。
例如编码为XXX1的有一号和三号,所以通过或门组合可以实现显示功能。
优点是便于扩展,容易添加新的电路,缺点是实现显示时,如果台号过多需要更多的门电路进行处理,显得冗余。
考虑仅仅是由四人抢答的,不需要更多的门实现选择了该方案。
其余模块在下面进行详细描述。
方案二:
以74LS148、锁存器74LS279、74LS48为主构成抢答模块;
其余的模块基本相同。
(抢答模块如下图所示)
其工作原理如下,开关S置于"
清除"
端时,RS触发器的端均为0,4个触发器输出置0,使74LS148的=0,使之处于工作状态。
当开关S置于"
开始"
时,抢答器处于等待工作状态,当有选手将键按下时(如按下S3),74LS148的输出经RS锁存后,1Q=1,74LS48处于工作状态,4Q3Q2Q=100,经译码显示为"
4"
。
此外,1Q=1,使74LS148=1,处于禁止状态,封锁其他按键的输入。
当按键松开即按下时,74LS148的此时由于仍为1Q=1,74LS148=1,所以74LS148仍处于禁止状态,确保不会出二次按键时输入信号,保证了抢答者的优先性。
如有再次抢答需由主持人将S开关重新置“清除”然后再进行下一轮抢答。
电路实现功能比较完整,基本符合设计的要求,但是该电路实行附加的功能是难以实现,要做较大的改动才可以完善,在早期的时候被我们淘汰。
优点是电路基本可以严谨处理所有的事务仿真的时候不易出现问题。
三、单元电路设计与参数计算
抢答器鉴别模块:
抢答器模块=74LS175+74LS48+门电路+七段数码管
74LS175:
74LS175的功能真值表:
从表可见:
①CLR是清零端,且低电平有效。
②CLK是时钟脉冲,且下降沿触发。
上图中的74ALS175N为一四路的锁存器,当CLK引脚输入上升沿时,1D-4D被锁存到输出端(1Q-4Q)。
在CLK其他状态时,输出与输入无关
74LS48
A0-A3译码地址输入端
BI'
/RBO'
消隐输入端(低电平有效)/脉冲消隐输出(低电平有效)
LT'
等灯测试输入端(低电平有效)
RBI'
脉冲消隐输入端(低电平有效)
Ya-Yg输出端
抢答器计时模块:
抢答器=74LS192+数码管+蜂鸣器
74LS192具有下述功能:
(1).异步清零:
CR=1,Q3Q2Q1Q0=0000
(2).异步置数:
CR=0,LD=0,Q3Q2Q1Q0=D3D2D1D0
(3).保持:
CR=0,LD=1,CPU=CPD=1,Q3Q2Q1Q0保持原态
(4).加计数:
CR=0,LD=1,CPU=CP,CPD=1,Q3Q2Q1Q0按加法规律计数
(5).减计数:
CR=0,LD=1,CPU=1,CPD=CP,Q3Q2Q1Q0按减法规律计数
74LS192是双时钟方式的十进制可逆计数器。
抢答器记分模块:
计分器=74LS192+74LS160+控制开关+门电路
74LS160:
是同步十进制计数器,依靠CP信号来工作,EP、ET高电平是工作,计分的单元电路中EP接数据输出端的与非输出,只要令清零端的数据输出位数与EP端的位数相减等于你要的位数即可实现加减相应的分数的功能。
74160功能表
CLK
CLR‵
LOAD‵
ENP
ENT
工作状态
×
置零
↑
1
预置数
保持
保持(但C=0)
计数
例如:
下图EP端是0011,而CLR端是0100,两端相减是0001,即十进制的1,所以实现加减一分的功能。
四、总电路工作原理及元器件清单
1.总原理图
2.电路完整工作过程描述(总体工作原理)
该电路完成三个功能:
一是分辨出选手按键的先后,并锁存优先抢答者的编号;
二是禁止其他选手按键操作无效;
三是同时译码显示电路显示编号。
74LS175工作过程:
主持人开关置于"
端时,芯片开始工作,A、B、C、D四个开关开始抢答,根据下图的真值表,可以知道当有一个开关打下时,通过门电路的控制封锁时钟禁止其他开关的输入,使其他输入无效。
74LS48芯片是一种常用的七段数码管译码器驱动器,常用在各种数字电路和单片机系统的显示系统中,
显示选手的台号。
抢答器计时模块:
定时电路选用十进制同步加减计数器74LS192进行设计。
CPU为加计数时钟输入端,CPD为减计数时钟输入端。
LD为预置输入控制端,异步预置。
CR为复位输入端,高电平有效,异步清除。
CO为进位输出:
1001状态后负脉冲输出
BO为借位输出:
0000状态后负脉冲输出。
电键是控制清零端的开关,开关P是置数端的开关,P打开置数端指数,P关闭置数端不工作,并给予时钟信号。
电路工作,剩余20秒是给予提醒信号。
抢答器记分模块:
该电路有74LS160、74LS192和门电路构成,74LS160构成的是分值电路,74LS192是加减电路。
由开关控制输入信号传向UP或DOWN,实现加减分。
对一分键电路,在U4上,当从0000变化到0011时,QA与QB通过与非门接到EP,RD则通过一个开关来控制,当到达0011的时候,经过QA与QB的与非门出来的为零,使它保持0011的状态不变,QB输出的则是一个脉冲了。
对三分键电路,在U6上,当从0000变化到0101时,QA与QC通过与非门接到EP,RD则通过一个开关来控制,当到达0011的时候,经过QA与QC的与非门出来的为零,使它保持0101的状态不变,QA输出的则是三个脉冲了。
通过双向开关切换电路为加法电路和减法电路,将异或门U7接至U1、U2、U3的UP端,为加法部分,将异或门U8接至U1、U2、U3的DOWN端,为减法部分。
从而控制比赛分数的加减。
开关J4控制U1、U2、U3的CLR端接通电源,当开关闭合是,分数置零,开始重新计数。
3.元件清单
元件序号
型号
主要参数
数量
备注
VCC
GROUND
V1,V3
AC_POWER
2
V2,V4
DC_POWER
V5,V6,V7,V8,V9,V10
SIGNAL_VOLTAGE_SOURCE-S
6
CLOCK_VOLTAGE
R1,R2,R7,R11,R12,R13,R14,R15,R16
RESISTOR
200Ohm
9
R3,R4,R5,R6,R8,R9,R10
560Ohm
7
R17,R18,R19,R20,R21,R22,R23,R24
100Ohm
8
J1
DIPSW1
SWITCH
J7
PB_DPST
J9,J10,J11,J12,J13,J14,J15,J16
SPDT
J5A,J6A,J8A,J17A,J18A,J19A,J20A,J21A,J22A,J23A,J24A
DIPSW6
11
LED1
LED_red
5V
LED2
LED_green
LED3
LED_orange
LED4
LED_blue
U1
74LS175D
U3
74LS48D
U32,U33,U36,U37,U39,U40,U43,U44,
74192N
U58,U60,U60,U64,U66,U68,U70,U72,
74HC160N
4V
U4
SEVEN_SEG_COM_K_GREENHEX_DISPLAY
U2A,U12A,
74HC32D_2V
U16,U17
74LS192D
U11A,
74HC20D_2V
U13,U14
DCD_HEX_DIG_YELLOW
U18,U19,U20,U21,
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