状态机及其VHDL设计Word格式.docx

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它包括两个主要部分：

即组合逻辑部分和寄存器。

组合逻辑部分又可分为状态译码器和输出译码器，状态译码器确定状态机的下一个状态，即确定状态机的激励方程，输出译码器确定状态机的输出，即确定状态机的输出方程。

寄存器用于存储状态机的内部状态。

状态

图7.1　状态机的基本结构

状态机的基本操作有两种：

1．状态机的内部状态转换。

状态机经历一系列状态，下一状态由状态译码器根据当前状态和输入条件决定。

2．产生输出信号序列。

输出信号由输出译码器根据当前状态和输入条件确定。

用输入信号决定下一状态也称为“转移”。

除了转移之外，复杂的状态机还具有重复和历程功能。

从一个状态转移到另一状态称为控制定序，而决定下一状态所需的逻辑称为转移函数。

在产生输出的过程中，根据是否使用输入信号可以确定状态机的类型。

两种典型的状态机是米立（Mealy）状态机和摩尔（Moore）状态机。

摩尔状态机的输出只是当前状态的函数，而米立状态机的输出一般是当前状态和输入信号的函数。

对于这两类状态机，控制定序都取决于当前状态和输入信号。

大多数实用的状态机都是同步的时序电路，由时钟信号触发进行状态的转换。

时钟信号同所有的边沿触发的状态寄存器和输出寄存器相连，使状态的改变发生在时钟的上升或下降沿。

在数字系统中．那些输出取决于过去的输入和当前的输入的部分都可以作为有限状态机。

有限状态机的全部“历史”都反映在当前状态上。

当给FSM一个新的输入时，它就会产生一个输出。

输出由当前状态和输入共同决定，同时FSM也会转移到下一个新状态，也是随着FSM的当前状态和输入而定。

FSM中，其内部状态存放在寄存器中，下一状态的值由状态译码器中的一个组合逻辑——转移函数产生，状态机的输出由另一个组合逻辑——输出函数产生。

状态转移图（状态图）和状态转移表（状态表）。

它们是等价的，相互之间可以转换。

状态转移图　如图7.2所示，图中每个椭圆表示状态机的一个状态，而箭头表示状态之间的一个转换，引起转换的输入信号及当前输出表示在转换箭头上。

摩尔状态机和米立状态机的表示方法不同，摩尔状态机的状态译码输出写在状态圈内，米立状态机的状态译码输出写在箭头旁，如图7.3所示。

如果能够写出FSM的状态转移图，就可以使用VHDL的状态机语句对它进行描述。

状态转移表　形式如表7.1所示。

表中的行列出了全部可能的输入信号组合和内部状态以及相应的次状态和输出，因此状态表规定了状态机的转换函数和输出函数。

然而，状态表不适合具有大量输入的系统，因为随着输入的增加其状态数和系统的复杂性会显著增加。

表7.1状态转移表

现态

输入

次态

输出

S0-Sn

I0-Im

Q0-QP

状态转移图、状态转移表这两种有限状态机的建立方法是等价的，都描述了同一硬件结构，它们可以相互转换，但各有优缺点，分别适合于不同场合。

7.2　一般状态机的VHDL设计

7.2.1状态机的一般组成

用VHDL设计有限状态机方法有多种，但最一般和最常用的状态机设计通常包括说明部分，主控时序部分，主控组合部分和辅助进程部分。

1）说明部分

说明部分中使用TYPE语句定义新的数据类型，此数据类型为枚举型，其元素通常都用状态机的状态名来定义。

状态变量定义为信号，便于信息传递，并将状态变量的数据类型定义为含有既定状态元素的新定义的数据类型。

说明部分一般放在结构体的ARCHITECTURE和BEGIN之间。

2）主控时序进程

是指负责状态机运转和在时钟驱动正负现状态机转换的进程。

状态机随外部时钟信号以同步方式工作，当时钟的有效跳变到来时，时序进程将代表次态的信号next_state中的内容送入现态信号current_state中，而next_state中的内容完全由其他进程根据实际情况而定，此进程中往往也包括一些清零或置位的控制信号。

3）主控组合进程

根据外部输入的控制信号（包括来自外部的和状态机内容的非主控进程的信号）或（和）当前状态值确定下一状态next_state的取值内容，以及对外或对内部其他进程输出控制信号的内容。

4）辅助进程

用于配合状态机工作的组合、时序进程或配合状态机工作的其他时序进程。

在一般状态机的设计过程中，为了能获得可综合的，高效的VHDL状态机描述，建议使用枚举类数据类型来定义状态机的状态，并使用多进程方式来描述状态机的内部逻辑。

例如可使用两个进程来描述，—个进程描述时序逻辑，包括状态寄存器的工作和寄存器状态的输出，另一个进程描述组合逻辑，包括进程间状态值的传递逻辑以及状态转换值的输出。

必要时还可以引入第三个进程完成其它的逻辑功能。

下例描述的状态机由两个主控进程构成，其中进程REG为主控时序进程，COM为主控组合进程。

[例7.1]

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYs_machineIS

PORT（clk,reset:

INSTD_LOGIC;

State_inputs:

INSTD_LOGIC_VECTOR（0TO1）;

comb_outputs:

OUTSTD_LOGIC_VECTOR（0TO1））;

ENDENTITYs_machine;

ARCHITECTUREbehvOFs_machineIS

TYPEstatesIS（st0,st1,st2,st3）;

--定义states为枚举型数据类型

SIGNALcurrent_state,next_state:

states;

BEGIN

REG:

PROCESS（reset,clk）--时序逻辑进程

BEGIN

IFreset='

1'

THEN　　　--异步复位

Current_state<

=st0;

ELSIFclk='

ANDclk'

EVENTTHEN

current_state<

=next_state;

--当检测到时钟上升沿时转换至下一状态

ENDIF;

ENDPROCESS;

--由信号current_state将当前状态值带出此进程，进入进程COM

COM:

PROCESS（current_state,state_Inputs）--组合逻辑进程

CASEcurrent_stateIS--确定当前状态的状态值

WHENst0=>

comb_outputs<

="

00"

;

--初始状态译码输出"

IFstate_inputs="

THEN

--根据外部的状态控制输入"

next_state<

--在下一时钟后，进程REG的状态将维持为st0

ELSE

=st1;

--否则，在下一时钟后，进程REG的状态将为st1

WHENst1=>

comb_outputs<

="

01"

--对应状态st1的译码输出"

--根据外部的状态控制输人"

--在下一时钟后，进程REG的状态将维持为st1

=st2;

--否则，在下一时钟后，进程REG的状态将为st2

WHENst2=>

10"

--以下依次类推

11"

THEN

=st3;

WHENst3=>

comb_outputs<

ENDCASE;

ENDPROCESS;

ENDARCHITECTUREbehv;

图7.4为上述状态机的工作时序图。

reset为异步复位信号，低电平有效，而clk为上升沿有效。

如在第3个脉冲上升沿到来时current_state=“st0”，state_inputs＝“01”，输出comb_outputs=“01”。

第4个脉冲上升沿到来时current_state=“st1”，state_inputs＝“00”，输出comb_outputs=“01”。

综合后的RTL图如图7.5所示。

图7.4例7.1状态机的工作时序图

图7.5　例7.1状态机的RTL图

一般来说，程序的不同进程间是并行运行的，但由于敏感信号设置的不同和电路的延迟，在时序上进程间的动作是有先后的。

如对上例中的状态转换行为来说，有进程REG和COM，它们的敏感信号表分别为（reset,clk）和（current_state,state_inputs），在clk上升沿到来时，进程REG将首先运行，完成状态转换的赋值操作。

如果外部控制信号state_inputs不变，只有当来自进程REG的信号current_state改变时，进程COM才开始动作，并将根据current_state和state_inputs的值来决定下一有效时钟沿到来后，进程REG的状态转换方向。

这个状态机的两位组合逻辑输出comb_outputs是对当前状态的译码。

我们可以通过这个输出值来了解状态机内部的运行情况，同时还可以利用外部控制信号state_inputs任意改变状态机的状态变化模式。

注意：

在上例中，有两个信号起到了互反馈的作用，完成了两个进程间的信息传递的功能，这两个信号分别是current_state〔进程REG－>

进程COM）和next_state（进程COM－>

进程REG）。

在VHDL中可以有两种方式来创建反馈机制：

即使用信号的方式和使用变量的方式。

通常倾向于使用信号的方式（如例7.1）。

一般而言，在进程中使用变量传递数据，然后使用信号将数据带出进程。

在设计过程中，如果希望输出的信号具有寄存器锁存功能，则需要为此输出写第3个进程，并把clk和reset信号放入敏感信号表中。

但必须注意避免由于寄存器的引入而创建了不必要的异步反馈路径。

根据VHDL综合器的规则，对于所有可能的输入条件，如果进程中的输出信号没有被明确的赋