集成电路原理与设计重点内容总结Word文档下载推荐.docx
- 文档编号:14585404
- 上传时间:2022-10-23
- 格式:DOCX
- 页数:17
- 大小:796.80KB
集成电路原理与设计重点内容总结Word文档下载推荐.docx
《集成电路原理与设计重点内容总结Word文档下载推荐.docx》由会员分享,可在线阅读,更多相关《集成电路原理与设计重点内容总结Word文档下载推荐.docx(17页珍藏版)》请在冰豆网上搜索。
3.准恒定电场等比例缩小规则(QCE)
器件尺寸将缩小K倍,衬底掺杂浓度增加lK(1<
l<
K)倍,而电源电压则只变为原来的l/K倍。
是CV和CE的折中。
需要高性能取l接近于K,需要低功耗取l接近于1。
写出电路的网表:
ABJTAMP
VCC106
Q1230MQ
RC12680
RB2320K
RL501K
C14310U
C22510U
VI40AC1
.MODELMQNPNIS=1E-14
+BF=80RB=50VAF=100
.OP
.END
其中.MODEL为模型语句,用来定义BJT晶体管Q1的类型和参数。
常用器件的端口电极符号
器件名称
端口符号缩写
Q(双极型晶体管)
M(MOS场效应管)
J(结型场效应管)
B(砷化镓场效应管)
C(集电极),B(基极),E(发射极),S(衬底)
D(漏极),G(栅极),S(源极),B(衬底)
D(漏极),G(栅极),S(源极)
电路分析类型
.OP直流工作点分析.TRAN瞬态分析
.DC直流扫描分析.FOUR傅里叶分析
.TF传输函数计算.MC蒙特卡罗分析
.SENS灵敏度分析.STEP参数扫描分析
.AC交流小信号分析.WCASE最坏情况分析
.NOISE噪声分析.TEMP温度设置
第二章集成电路制作工艺
集成电路加工过程中的薄膜:
(P15)
热氧化膜、电介质层、外延层、多晶硅、金属薄膜。
光刻胶中正胶和负胶的区别:
(P16)
负胶:
曝光的光刻胶发生聚合反应,变得坚固,不易去掉。
正胶:
在曝光时被光照的光刻胶发生分解反应,在显影时很容易被去掉,而没有被曝光的光刻胶显影后仍然保留。
因此对同样的掩膜版,用负胶和正胶在硅片上得到是图形刚好相反。
N阱和P阱CMOS结构制作过程:
(P21-25)
N阱:
1、衬底硅片的选择
MOS集成电路都选择<
100>
晶向的硅片,因为这种硅界面态密度低,缺陷少,迁移率高,有利于提高器件性能。
2、制作n阱
首先,对原始硅片进行热氧化,形成初始氧化层作为阱区注入的掩蔽层。
然后,根据n阱的版图进行光刻和刻蚀,在氧化层上开出n阱区窗口。
通过注磷在窗口下形成n阱,注入后要进行高温退火,又叫阱区推进,一方面使杂质激活,另一方面使注入杂质达到一定的深度分布。
3、场区氧化
首先,在硅片上用热生长方法形成一薄层SiO2作为缓冲层,它的作用是减少硅和氮化硅之间的应力。
然后淀积氮化硅,它的作用是作为场区氧化的掩蔽膜,一方面因为氧或水汽通过氮化硅层的扩散速度极慢,这就有效地阻止了氧到达硅表面;
另一方面氮化硅本身的氧化速度极慢,只相当于硅氧化速度的1/25。
通过光刻和刻蚀去掉场区的氮化硅和缓冲的二氧化硅。
接下来进行热氧化,由于有源区有氮化硅保护,不会被氧化,只在场区通过氧和硅起反应生成二氧化硅。
4、制作硅栅
目前MOS晶体管大多采用高掺杂的多晶硅作为栅电极,简称硅栅。
硅栅工艺实现了栅和源、漏区自对准,减少了栅-源和栅-漏的覆盖长度,从而减小了寄生电容。
硅栅工艺也叫自对准工艺。
5、形成源、漏区
6、形成金属互连线
P阱:
鸟嘴效应:
(P23)
在场区氧化过程中,氧也会通过氮化硅边缘向有源区侵蚀,在有源区边缘形成氧化层,伸进有源区的这部分氧化层被形象地称为鸟嘴,它使实际的有源区面积比版图设计的面积缩小。
闩锁效应:
(P27)
闩锁效应是CMOS集成电路存在一种寄生电路的效应,它会导致VDD和VSS短路,使得晶片损毁。
在CMOS晶片中,在电源和地线之间由于寄生的PNP和NPN双极型BJT相互影响而产生的低阻抗通路,它的存在会使电源和地之间产生大电流,从而破坏芯片或者引起系统错误。
如图所示,如果外界噪声或其他干扰使Vout高于VDD或低于0,则引起寄生双极型晶体管Q3或Q4导通,而Q3或Q4导通又为Q1和Q2提供了基极电流,并通过RW或RS使Q1或Q2的发射结正偏,导致Q1或Q2导通。
由于Q1和Q2交叉耦合形成正反馈回路,一旦其中有一个晶体管导通,电流将在Q1和Q2之间循环放大。
若Q1和Q2的电流增益乘积大于1,将使电流不断加大,最终导致电源和地之间形成极大的电流,并使电源和地之间锁定在一个很低的电压(Von+VCES),这就是闩锁效应。
一旦发生闩锁效应可能造成电路永久性破坏,可以采取以下主要措施防止闩锁效应:
(1)减小阱区和衬底的寄生电阻RW和RS,这样可以减小寄生双极晶体管发射结的正向偏压,防止Q1和Q2导通。
在版图设计中合理安排n阱接VDD和p型衬底接地的引线孔,减小寄生双极晶体管基极到阱或衬底引出端的距离。
(2)降低寄生双极晶体管的增益。
(3)使衬底加反向偏压。
(4)加保护环,保护环起到削弱寄生NPN晶体管和寄生PNP晶体管之间的耦合作用。
(5)用外延衬底。
(6)采用SOICMOS技术是消除闩锁效应的最有效途径。
第四章数字集成电路的基本单元电路
CMOS反向器:
构成:
CMOS反相器的电路构成,是由一个增强型n沟MOS管作为输入管和由一个增强型p沟MOS管作为负载管,且两栅极短接作为输入端,两漏极短接作为输出端,N管源极接地,P管源极接电源电压VDD,这就构成了两管功能上的互补。
工作原理:
如图所示的CMOS反相器电路结构示意图
分析其工作过程如下:
Vi=“0”时:
VGSn=0,VGSp=-VDDÞ
p管导通,n管截止Þ
VO=“1”=VDD
Vi=“1”时:
VGSn=Vi,VGSp=0Þ
n管导通,p管截止Þ
VO=“0”(=0V)
即:
VOH-VOL=VDDÞ
最大逻辑摆幅,
且输出摆幅与p、n管W/L无关(无比电路)。
直流电压传输特性:
瞬态特性:
传输延迟时间、负载电容、最高频率。
直流噪声容限:
允许的输入电平变化范围。
开门电平:
电路允许的输入高电平的下限
关门电平:
电路允许的输入低电平的上限
上升时间:
输出从0.1VDD上升到0.9VDD所需要的时间
下降时间:
输出从0.9VDD下降到0.1VDD所需要的时间
输出从高向低转换的传输延迟时间:
从输入信号上升边的50%到输出信号下降边的50%所经过的延迟时间。
tpHL
输出从低向高转换的传输延迟时间:
从输入信号下降边的50%到输出信号上升边的50%所经过的延迟时间。
tpLH
电路的平均传输延迟时间
CMOS反相器的设计:
(P230-231)
设计一个CMOS反相器,要求驱动1pF负载电容时上升时间和下降时间不超过0.5ns。
采用0.6um工艺,VDD=5V,VTN=0.8V,VTP=-0.9V,
。
解:
由代入得
因为,所以
又根据,由于外部负载电容很大可以忽略输出节点pn结电容,得到
同理可得,
取,则得
CMOS与NMOS反相器性能比较:
(P236-237)
如果把CMOS反相器中的PMOS管作为负载元件,则CMOS反相器和几种NMOS反相器的性能差别主要是负载元件的性能差别引起的。
从直流特性看,由于NMOS反相器中的负载元件是常导通的,因此输出低电平决定于电路的分压比,是有比反相器,达不到最大逻辑摆幅,而且有较大的静态功耗。
CMOS反相器中的PMOS管是作为开关器件,在输出高电平时只有PMOS导通,在输出低电平时只有NMOS导通,因此是无比电路,可以获得最大的逻辑摆幅,而且不存在直流导通电流,有利于减小静态功耗。
从瞬态特性看,由于NMOS反相器是有比反相器,为了保证低电平合格,要求参数Kr>
l,从而使负载元件提供的充电电流很小,造成电路的上升时间远大于下降时间,成为限制速度的主要因素。
CMOS反相器可以采用对称设计,负载特性和驱动管特性是对称的,使tr=tf,从而有利于提高速度。
NMOS反相器转变区增益有限,噪声容限小。
CMOS反相器可以采用对称设计,从而可以获得最大的直流噪声容限。
CMOS电路相对NMOS电路有很多优点,特别是CMOS电路低功耗的优点对提高集成密度非常有利。
CMOS电路的静态功耗非常小,只有泄漏电流引起的静态功耗,因而极大减小的芯片的维持功耗,更加符合发展便携式设备的需求。
另外,CMOS电路有全电源电压的逻辑摆幅,可以在低电压下工作,因而更适合于深亚微米技术发展的要求。
设计一个CMOS或非门:
(P243-244)
设计一个两输入或非门,要求在最坏情况下输出上升时间和下降时间不大于0.5ns,已知,CL=1pF,VDD=5V,VTN=0.8V,VTP=-0.9V,采用0.6um工艺,有,。
根据等效反相器分析,或非门上升时间
根据,CL=1pF,VDD=5V,,可得到
或非门的下降时间
由于或非门中2个PMOS管串联对负载电容充电,因此要求
考虑最坏情况下只有一个NMOS管导通对负载电容放电,要满足下降时间要求,则有
取
则有
如果是设计一个两输入与非门,则在同样性能要求和同样参数下,得到,。
可以看出,在同样速度情况下,采用与非门可以比或非门节省面积。
画出用静态CMOS两输入或非门的晶体管级电路图和版图:
复杂逻辑门的口诀:
(P245)
NMOS下拉网络:
NMOS管串联实现与操作,并联实现或操作。
(串与并或)
PMOS上拉网络:
PMOS管串联实现或操作,并联实现与操作。
(串或并与)
但最终实现是带非的逻辑功能。
请画出用静态CMOS实现函数的晶体管级电路图:
(P246)
简述类NMOS电路的优缺点:
(P251)
优点:
n输入逻辑门需要(n+1)个MOS管,在实现复杂逻辑门时有利于减小面积。
缺点:
是有比电路达不到最大逻辑摆幅,有较大的静态功耗,由于要求Kr>
1,类NMOS电路上升时间长(类PMOS电路下降时间长)。
应用:
可以用于对面积要求严格而性能要求不高的情况。
CMOS传输门及特点:
(P253-254)
CMOS传输门:
MOS晶体管的源、漏区是完全对称的结构,因此MOS晶体管的源、漏极可以互换。
这种双向导通特性给它的应用带来极大的灵活性。
对于源、漏极不固定,可以双向传送信号的MOS晶体管叫做传输管(passtransistor)或传输门(TransmissionGate,简称TG)。
特点:
CMOS传输门更接近理想开关,断开时有很大的截止态电阻,导通后有较小的导通电阻。
传输电平无阈值损失。
传输门为CMOS逻辑设计增加了灵活性,可以简化逻辑电路,极大减少所需的晶体管数目,有利于提高速度和集成度。
NMOS传输管在传输低电平时可达到0,而传输高电平时最高只能达到VDD-VTN,
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 集成电路 原理 设计 重点 内容 总结