简单数字频率计的设计与制作Word格式.doc
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图2(a)数字频率计的组成框图
图2(b)数字频率计的工作时序波形
逻辑控制单元的作用有两个:
其一,产生清零脉冲④,使计数器每次从零开始计数;
其二,产生所存信号⑤,是显示器上的数字稳定不变。
这些信号之间的时序关系如图2(b)所示数字频率计由脉冲形成电路、时基电路、闸门电路、计数锁存和清零电路、译码显示电路组成。
1.3数字频率计的主要技术指标
1.3.1频率准确度:
一般用相对误差来表示,本文设计的频率准确度并没有要求。
(1-2)
即:
1.3.2频率测量范围:
在输入电压符合规定要求值时,能够正常进行测量的频率区间称为频率测量范围。
频率测量范围主要由放大整形电路的频率响应决定。
本设计的频率测量范围为:
1Hz—9999Hz。
1.3.3数字显示位数:
频率计的数字显示位数决定了频率计的分辨率。
位数越多,分辨率越高。
本设计的显示位数为:
四位LED数码管显示。
1.3.4测量时间:
频率计完成一次测量所需要的时间,包括准备、计数、锁存和复位时间。
本设计的一次测量时间大约为:
1.25S。
2单元电路的设计
2.1脉冲信号的形成电路
脉冲信号形成电路的作用是将待测信号fx(如正弦波、三角波或者其他呈周期性变化的波形)整形为计数器所要求的脉冲信号,其周期不变。
将其他波形变换成脉冲波的电路有多种,如施密特触发器、单稳态触发器、比较器等。
其中施密特触发器的应用较多。
我在这里设计的电路形式是采用555定时器构成的施密特触发器,电路原理如图3(a)所示。
图3(a)脉冲信号形成电路
图中R7与R8的作用是将被测信号进行电平移动,因为555构成的施密特触发器的上触发电平UT+=2/3Ucc,下触发电平UT=1/3Ucc,如图3(b)所示。
图3(b)脉冲信号形成
输入信号的直流电平Uxo从C3左侧输入
应该满足下列关系1/3Ucc<
Uxo<
2/3Ucc。
输入信号的幅度Uxm与直流电平Uxo和回差△UT有关,一般说来,△UT越小,对输入信号的幅值Uxm要求越小,如果需要减小回差,可以在555的控制端CO接入一个正电压。
如果取+Ucc=+5V,回差△UT=1.67V。
对于图4(b)所示的波形图,若取Uxo=1/3Ucc+1/2△UT=2.5V,则输入信号幅度为Uxm>
1/2△UT=0.83V.为使Uxo=2.5V,对于图4(a)所示电路,则取R7=R8=10KΩ。
2.2时基电路和闸门电路
如图2(a)所示,闸门电路是控制计数器计数的标准时间信号,决定了被测信号的脉冲通过闸门进入计数器进行计数的计数个数,其精度很大程度上决定了频率计的频率测测量精度。
当要求频率测量精度高时,应使用晶体振荡器通过分频获得。
在此简单数字频率计的中,时基信号采用由555定时器构成的多谐振荡器电路,当标准时间信号(1s高电平)来到时,闸门开通,被测信号的脉冲通过闸门进入计数器计数;
标准时间脉冲结束时(为低电平),闸门关闭,计数器无时钟脉冲输入。
例如,时基信号的作用时间为1s,闸门电路将打开1s,若在这段时间内通过闸门电路的脉冲数目为1000个,则被测信号的频率就是1000Hz。
设标准时基为1s的脉冲是由555定时器构成的多谐振荡器电路产生的,由555定时器构成的多谐振荡气的周期计算公式为:
周期计算公式:
t=t1+t2=0.693(R1+2R2)C;
占空比为:
D=t2/(t1+t2)=R2/(R1+2R2)<
50%,
t1为正方波的宽度,t2为负方波的宽度;
若取振荡器的频率f0=1/(t1+t2)=0.8HZ,则振荡器的输出波形如图4(b)所示,其中t1=1s,t2=0.25s。
图4(a)标准脉冲产生的闸门电路
图4(b)闸门电路各波形特点
2.3计数电路
计数器用4个74LS190同步十进制可逆计数器构成。
作用是对放大整形电路输出的频率信号进行计数,并将输出的数值输入到锁存器。
如图5所示。
图5计数电路图
U14的INA接外来信号,U11、12、13、14的INB均接相应的QA。
U14的QD接U13的INA,U13的QD接U12的INA,U12的QD接U11的INA。
四个芯片的R01、R02均接地,R91、R92连在一起接时基信号的反向信号。
当R91、R92同为高电平时,四位十进制计数器同时清零。
当R91。
R92同为低电平时,四位十进制计数器正常计数。
2.4锁存电路、译码电路和显示电路
图6锁存、译码、显示电路
锁存器可选用2个8D锁存器74LS273构成。
锁存器的作用是将计数器在1s结束时所计得的数进行锁存,使显示器上能稳定地显示此时计数器的值。
因为计数器在一秒内要计算成千个输入脉冲,若不加锁存器,显示器上的数字将随机数器的输出变化而变化,不便于读数。
当时钟脉冲CP的上升沿到来时,锁存器的输出等于输入,即Q=D。
从而将4个十进制计数器即个位、十位、百位、千位的输出值送到锁存器的输出端。
正脉冲结束后,无论输入端D为何值,输出端Q的状态仍然保持原来的状态。
译码器采用4个74LS48共阴极显示译码器构成。
译码/驱动器74LS48的作用是将输入的高低电平信号转化为数码管需要的高低电平信号,并控制数码灯的亮灭。
具体连接方式见图6。
3整体电路的设计
3.1总电路分析
如图7所示,被测信号(三角波、正弦波、方波)输入由555定时器组成的施密特触发器整形成与输入信号同频率的矩形脉冲。
将该脉冲输入由74LS90组成的十进制计数器用作时钟信号。
另一片555定时器接成的多谐振荡器输出的高电平时间为1S,低电平时间为0.25S的矩形脉冲信号通过闸门,再通过74LS04反向后,输给74LS273,做锁存的时钟信号,同时输给计数器74LS90的R01、R02控制计数器的计数和清零。
当取反后的时基信号来个上升沿时,锁存器锁存0000。
高电平阶段计数器清零,锁存器一直显示0000不变。
低电平时,计数器开始计数,锁存器清零。
当再来个上升沿时锁存器锁存刚才1S内计数器所计的数据,高电平时,计数器清零,锁存器数据保持不变。
低电平时,锁存器清零,计数器计数。
如此循环工作。
若在闸门时间1s内计数器计得的脉冲个数为N,则被测信号频率为f=NHz。
本电路可实现直接测量输入信号的频率,输入的频率范围1~9999HZ。
3.2总电路图
在上述子模块电路的基础上,画出整个电路的总电路图。
如图7所示:
图7整体电路图
4电路的调测与分析
4.1计数电路的调测
图8计数电路调测
如图8所示,连接好电路。
开始仿真,计数器开始计数,计数器可从1计数到9999。
4.2计数、显示电路的调测
如图9所示,连接好电路后。
开始仿真,计数器开始计数,并将相应的计的数通过74LS48芯片译码给七段译码显示器进行显示所计的数。
4.3调试电路的注意事项
在通电调试前,一定要认真检查电路是否有错接、漏接等。
因此要用万用表欧姆档,测量芯片各引脚和各个元器件之间的连接是否正常,测量各个元器件之间的连接是否正常。
用电压表把各个芯片所用的电压调整到规定的数值。
检查各个芯片的接地是否连接牢固。
检查无误,方可通电调试。
4.4测试数据与理论的对比
如图7连接好电路,输入不同频率的被测信号,测其频率。
测试结果如表1所示。
由表1可知,所测频率的误差在允许的范围。
即在误差允许的范围内,所进行设计的电路是符合任务书要求的。
这次课程设计是正确可行的。
图9计数、显示电路调测
表1结果
fx的值(Hz)
数码管显示(Hz)
误差(△fx)
10
9
10.00%
50
48
4.00%
100
93
7.00%
500
518
3.60%
1000
975
2.50%
2000
2110
5.50%
6000
6214
3.57%
7000
6902
1.40%
8000
8189
2.36%
9000
9220
2.44%
9500
9617
1.23%
4.5电路的改进
如图10所示
图10电路改进图
芯片CD40110------十进制加减计数器/锁存/七段
简要说明:
40110为十进制可逆计数器/锁存器/译码器/驱动器,具有加减计数,计数器状态锁存,七段显示译码输出等功能。
40110有2个计数时钟输入端CPU和CPD分别用作加计数时钟输入和减计数时钟输入。
由于电路内部有一个时钟信号预处理逻辑,因此当一个时钟输入端计数工作时,另一个时钟输入端可以是任意状态。
40110的进位输出CO和借位输出BO一般为高电平,当计数器从0~9时,
BO输出负脉冲;
从9~0时CO输出负脉冲。
在多片级联时,只需要将CO和BO
分别接至下级40110的CPU和CPD端,就可组成多位计数器。
引出端符号:
BO皆为输出端
图11CD40110芯片
CO进位输出端CPD减计数器时钟输入端
CPU加计数器时钟输入端CR清除端
/CT计数允许端/LE锁存器预置端
VDD正电源Vss地
Ya~6g锁存译码输出端推荐工作条件:
CD40110可功能强大,可简化电路。
做实
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