实验集成触发器.ppt
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实验集成触发器.ppt
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实验19集成触发器,一、实验目的,掌握时序逻辑电路的功能测试方法。
学习用JK触发器设计简单时序逻辑电路。
学会使用CMOS逻辑电路芯片。
熟悉时序电路(计数器)多频率波形测量方法。
二、触发器基本知识,定义:
能够存储1位二值信号的单元电路统称为触发器。
特点:
1、具有两个能自行保持的稳定状态,用来表示逻辑状态的0和1。
2、根据不同的输入信号可以置成1或0状态,触发器的类型、逻辑功能及相互转换,触发器的类型按照逻辑功能分:
RS触发器,D触发器,JK触发器,T触发器,T触发器按触发方式分:
高电平触发,低电平触发,上升沿触发,下降沿触发等按电路工艺分:
CMOS,TTL触发器的逻辑功能(表5.19.1)触发器的相互转换关系(表5.19.2)本实验用的CC4027,CMOS双JK触发器,CMOS双JK触发器CC4027(教材P147表5.19.3功能表),2、正常工作(SD=RD=0),1、异步清零和异步置数SD=0RD=1SD=1RD=0,引脚图见附录DP345面,用JK触发器设计时序逻辑电路的一般步骤(P147),时序逻辑电路区别组合逻辑:
输出不但和当前输入有关,还和之前的状态有关系。
实际问题分析,建立状态图和状态表进行状态化简,确定最简状态数计算状态位数,进行状态编码触发器类型选择确定(本实验只JK型)激励方程组和输出方程组的计算及化简逻辑电路图的确定和简化实验验证设计,简单时序逻辑电路设计举例,L周期为CP周期4倍,故电路以模4计数器为核心,要用到2个JK触发器。
确定以模4自然二进制递增计数为主体,列出此计数状态转换真值表和激励表(表5.19.4)。
简单时序逻辑电路设计举例,根据状态转换真值表和激励表求激励方程组(复杂的需要卡诺图及化简),从而得到电路主体时序逻辑部分。
再根据波形图分析可得L与CP、Q0、Q1的组合逻辑关系,(教材是以FF0、FF1标示两级JK触发器),简单时序逻辑电路设计举例,芯片工作电源接入端缺省,实际电路CMOS系列40274023,注意触发器本身就有/1Q和/2Q输出端,教学安排,以上为时序电路设计理论方面的简单介绍,可提前讲解。
以下为示波器测试时序电路的方法,是关键性的实际操作问题。
应当堂讲解。
本实验预习报告要包括设计输入输出波形满足如P149图5195所示时序关系的逻辑电路;设计同步模4可逆计数器如P149图5196所示框图的逻辑电路;,三、时序逻辑电路的功能测试方法,静态测试,动态测试,CP输入单次脉冲或正值方波(f1Hz),将CP、1Q、2Q逻辑灯,CP输入正值方波(f=1kHz),将CP、1Q、2Q示波器,要观察到真实的波形关系,关键是示波器触发设置,以2-4分频器为例,被观察的两个信号必须是相关(同源)的;,正确设置好示波器的触发方式:
触发信源:
内触发(CH1、CH2)外触发(EXT、),示波器稳定显示双踪波形的条件,之前只谈到触发信源要有稳定信号(如信号发生器产生的电路输入信号)接入,以及缺省触发信源是CH1。
其他的,示波器基础内部触发模块,示波器基础触发,若一直没触发,则屏幕显示不稳定且无实际意义。
无显示或波形持续左/右移,示波器基础(时基触发显示),示波器其他触发设置,3.触发斜率:
对模拟量显示影响很小,对数字序列显示有意义,2.触发电平:
要在触发信号幅度范围内,具体值不重要,水平触发位置,触发电平,触发信源,触发电平具体数值,触发斜率,屏幕提示触发信息,教材69页图,幅度灵敏度扫描时基,波形不稳:
2.信源选择:
CH1无信号,信号在CH2,但触发信源选了CH1。
1.触发电平:
在触发信号幅度范围外。
触发状态,与触发有关的操作,TRIGGER,LEVEL,3.SETLEVELTO50%(设为50),触发控制钮,1.LEVEL(电平)改变触发电平值,正确操作:
应使触发电平设在信号振幅范围内,2.MENU(菜单)显示触发功能菜单,将触发电平设在信号振幅范围的中点,边沿触发功能菜单,触发类型一般选“边沿”触发,可选:
上升(沿)、下降(沿)触发,内触发:
CH1、CH2(AUTOSET缺省锁定CH1),外触发:
EXT、EXT/5,交流线即50Hz工频信号,可选:
自动、正常、单次触发,可选:
直流、交流、噪音抑制、高频抑制、低频抑制(和通道耦合无关),时序电路(计数器)的波形测量,用示波器观测时序电路以2-4分频(计数)器信号波形为例,操作的问题:
2.CPCH1,1QCH2。
触发信源选谁?
1.观测3个以上的波形,应该如何操作?
3.触发斜率应选上升沿还是下降沿?
教材上用Q0Q1标示,1.CPCH1,Q1CH2。
触发信源选谁?
通常选频率低的通道!
而不选CP。
错误:
信源=CH1,正确:
信源=CH2,显示情况,2.观测3个以上的波形,应该如何操作?
应依次将所有波形与频率最低的波形同屏比较!
具体操作:
选择频率最低的信号2QCH1显示,触发信源选择CH1,依次将其它信号CP、1Q分别送CH2显示,错误的操作:
观察CP和1Q,观察CP和2Q,分别画波形对齐后成了321032减计数,是0123012加计数,3.触发斜率应选上升沿还是下降沿?
递增计数器应选下降沿触发,得到从0起始,递减计数器应选上升沿触发,得到从最大起始,错误触发斜率,以后如果题目要求说明如何设置示波器,则要说明触发信源/电平/斜率以及通道耦合的设置。
1.CPCH1,1QCH2。
触发信源选谁?
2.观测3个以上的波形,应该如何操作?
3.触发斜率应选上升沿还是下降沿?
以频率最低的为标准,依次比较,应选择频率低的,即CH2,递增计数器下降沿;递减计数器上升沿,示波器触发设置小结,四、具体实验内容和要求,教材P149面硬件电路实验内容(1,2,3跳过)4设计组装观察同步三分频电路,波形如图5.19.55设计组装观察可逆的同步模4计数器时序脉冲产生器,框图如图5.19.6。
M0递增计数,M1递减计数;另有输出端Z输出进位或借位信号。
CP是信号发生器输出的TTL方波(频率1KHz)。
现场验收只对内容5,验收时示波器上显示Q0Q1,频率低(周期长)的信号放屏幕上方以便教师读数,注意自行改换适当的触发设置!
实验报告要求,1.实验内容4的设计步骤和实验电路图。
2.实验内容5的实验电路图,简要说明控制可逆的方法,并对应绘出M1时CP、Q0、Q1、Z的波形,要有坐标系及特征参数标示。
3.教材P151面思考题3,4
(1)。
思考题2选做,要先找出图中错误。
五、注意事项,1触发器用了CMOS的CC4027,配合的组合逻辑芯片也尽量用CMOS系列2CMOS芯片(VDD=5V、VSS=地)核对无误后再接入!
3输出端不能短路(线与)!
4多余输入端处理方法不能悬空CMOS与非门、与门:
接+5V,并联CMOS或非门、或门:
接地,并联,CMOS40系列芯片管脚图,MC14027CD4027,MC14011CD4011,MC14023CD4023,见附录DP344面,除专用芯片,依然只有与非门!
满足图5.19.5波形图的三分频电路,内容4三分频电路,Q1Q0=00011000请自行处理工作电源接入及R、S脚。
设计内容参考思路,内容5同步可逆模4计数器,同步模4递增计数同教材例主体部分同步模4递减计数依类似步骤可推得由M控制而合并激励可得按现有芯片转换组合逻辑以控制触发器,设计内容参考思路,内容5同步可逆模4计数器,进位/借位端Z应该是计满或由0递减后产生,故只有Q1Q0=11时才有Z1(非常简单的组合逻辑,不过也要转换一下。
)另外一种思路是主体部分只有递增计数,Q1Q0为0001101100循环,输出后再加组合逻辑:
M=0时Q1Q1,Q0Q0;M1时Q1/Q1,Q0/Q0,即1110010011递减计数循环;区别在M控制是否同步后种思路的M控制显然是异步方式,要看题目要求。
设计内容参考思路,后次课做好预习,计数、译码、显示与简易数字钟硬件实现实验二十一集成计数器应用掌握中规模集成计数器CC40161的逻辑功能与使用方法,
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- 实验 集成 触发器
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