Verilog语言编程基础PPT格式课件下载.ppt
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整个逻辑设计就是通过模块之间的例化(instantiation)来构成一个整体的。
逻辑设计的思想体现了自顶向下的设计方法,模块间的例化方法,要求:
每个文件只包含一个模块。
模块名和文件名保持一致。
模块名,实例名,端口信号映射关系,模块的基本语法结构,modulemodule_name(port_list);
Declarations:
reg,wire,parameter,input,output,inout,function,task,.Statements:
InitialstatementAlwaysstatementModuleinstantiationGateinstantiationUDPinstantiationContinuousassignmentendmodule,模块的结构需按上面的顺序进行,声明区用来对信号方向、信号数据类型、函数、任务、参数等进行描述。
语句区用来对功能进行描述如:
器件调用(Moduleinstantiation)等。
Verilog语言中常用语句,Verilog语言中阻塞和非阻塞赋值,Verilog语言中常见的错误,Verilog语言的4大法宝,Verilog的语言要素,标识符注释格式系统任务和函数编译指令值集合数据类型参数,Verilog的语言要素,Verilog的语言要素标识符,标识符(identifier)用于定义模块名、端口名、信号名等。
VerilogHDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合,但标识符的第一个字符必须是字母或者下划线。
另外,标识符是区分大小写敏感的。
以下是标识符的几个例子:
VerilogHDL定义了一系列保留字,叫做关键词,附录A列出了语言中的所有保留字。
注意只有小写的关键词才是保留字。
例如,标识符always(这是个关键词)与标识符ALWAYS(非关键词)是不同的。
Verilog的语言要素注释,两种注释的方式:
以“/*”符号开始,“*/”结束,在两个符号之间的语句都是注释语句,因此可扩展到多行。
如:
/*statement1,statement2,.statementn*/以上n个语句都是注释语句。
是以/开头的语句,它表示以/开始到本行结束都属于注释语句。
Verilog的语言要素格式,自由的书写格式:
VerilogHDL的书写格式是自由的,即一条语句可多行书写;
一行可写多个语句。
白空(新行、制表符、空格)没有特殊意义。
inputA;
inputB;
与inputA;
功能是一样的,但是这方面公司有严格的书写规范。
Verilog的语言要素系统任务,以$字符开始的标识符表示系统任务。
任务提供了一种封装行为的机制。
这种机制可在设计的不同部分被调用。
任务可以返回0个或多个值。
函数在0时刻执行,即不允许延迟。
$display(Hi,youhavereachedLTtoday);
/*$display系统任务在新的一行中显示。
*/$time/该系统任务返回当前的模拟时间。
Verilog的语言要素编译指令,以(反引号)开始的某些标识符是编译器指令。
在Verilog语言编译时,特定的编译器指令在整个编译过程中有效(编译过程可跨越多个文件),直到遇到其它的不同编译程序指令。
完整的标准编译器指令如下:
define,undefifdef,else,endifdefault_nettypeincluderesetalltimescaleunconnected_drive,nounconnected_drivecelldefine,endcelldefine,Verilog的语言要素值集合,四种基本的值类型:
0:
逻辑0或“假”;
1:
逻辑1或“真”;
X:
未知值;
Z:
高阻。
注意这四种值的解释都内置于语言中。
如一个为z的值总是意味着高阻抗,一个为0的值通常是指逻辑0。
Verilog的语言要素数据类型,两种数据类型:
线网类型(nettype)和寄存器类型(regtype)。
线网类型代表的是物理连接线,因此它不存贮逻辑值。
必须由器件所驱动。
assign赋值语句必须用线网类型。
定义:
wirea;
assignA=BC;
当一个wire类型的信号没有被驱动时,缺省值为Z(高阻)。
信号没有定义数据类型时,缺省为wire类型。
寄存器类型通常用于对存储单元的描述,如D型触发器、ROM等。
存储器类型的信号当在某种触发机制下分配了一个值,在分配下一个值之时保留原值。
但必须注意的是,reg类型的变量,不一定是存储单元。
注意在always,initial语句中必须用reg类型的变量。
regmsb:
lsbreg1,reg2,.regN;
Verilog的语言要素参数,参数是一个常量。
参数经常用于定义时延和变量的宽度。
使用参数说明的参数只被赋值一次。
参数说明形式如下:
下面为具体实例:
parameterLINELENGTH=132;
parameterALL_X_S=16bx;
Verilog的语言要素常量,三种常量:
整型、实型、字符串型。
整型数可以按如下两种方式书写:
1)简单的十进制数格式32十进制数322)基数格式:
sizebasevaluesize定义以位计的常量的位长;
base为o或O(表示八进制),b或B(表示二进制),d或D(表示十进制),h或H(表示十六进制)之一;
value是基于base的值的数字序列。
值x和z以及十六进制中的a到f不区分大小写。
3b1011h6字符串是双引号内的字符序列。
字符串不能分成多行书写。
INTERNALERRORREACHEDHERE,Verilog的语言要素运算符,算术运算符加法(二元运算符):
“+”;
减法(二元运算符):
“-”;
乘法(二元运算符):
“*”;
关系运算符有:
(大于)=(不小于)=(不大于)=(逻辑相等)!
=(逻辑不等),Verilog的语言要素运算符,按位逻辑运算符条件运算符cond_expr?
expr1:
expr2连接运算符连接操作:
将小表达式合并形成大表达式或者说总线的操作。
形式如下:
expr1,expr2,.,exprN例如:
wire7:
0Dbus;
assignDbus7:
4=Dbus0,Dbus1,Dbus2,Dbus3;
Verilog语言中阻塞和非阻塞赋值,Verilog语言中常见的错误,Verilog语言的4大法宝,Verilog语言中常用语句,Verilog其它常用语句,If语句,使用IF语句的注意事项,当比较向量时,verilog将对位数小的向量做0扩展以使它们的长度相匹配,它的自动扩展为隐式的。
建议采用显示扩展。
每一个If都应有一个else和它相对应,防止产生latch;
if语句的嵌套时,应注意每个If条件的优先级;
建议采用于if(variable=1),不要采用If(variable),以增强程序的可读性。
Verilog其它常用语句,Case语句,使用Case语句的注意事项,所有的Case应该有一个defaultcase,以免生成不必要的锁存器。
允许空语句:
Default:
;
避免使用casex。
IF语句与CASE语句的比较,case语句通常综合成一级多路复用器,而if-then-else则综合成优先编码的串接的多个多路复用器。
case语句仿真要比条件赋值语句快,因为优先编码器的结构仅在信号的到达有先后时使用。
if语句有优先级,case语句没有。
IF语句与CASE语句的比较,两者综合实现后结果:
If语句case语句,同步复位和异步复位,区别在这里,Verilog中不能被综合的语句,initialwaitrepeatwhileforevernamedeventsfork/joindeassignforce/releaseproceduralassignmentsoperators:
caseequalityandinequality=!
=另外for语句虽然可以综合,但也不建议使用,Verilog语言中阻塞和非阻塞赋值,Verilog语言中常见的错误,Verilog语言的4大法宝,Verilog语言的4大法宝,Wire-数据类型:
Verilog结构化元件间的物理连线。
Reg-数据类型:
寄存器类型Assign-连续赋值语句Always-Always语句只要条件满足始终重复执行,连续赋值语句assign,连续赋值语句的执行是:
只要右边表达式任一个变量有变化,表达式立即被计算,计算的结果立即赋给左边信号。
连续赋值语句之间是并行语句,因此与位置顺序无关。
过程赋值语句Always,VerilogHDL有两种过程赋值语句:
initial和always语句,实现行为建模。
这两种语句之间的执行是并行的,即语句的执行与位置顺序无关。
这两种语句通常与语句块(begin.end)相结合,则语句块中的执行是按顺序执行的。
initial语句只执行一次,即在设计被开始模拟执行时开始(0时刻)。
通常只用在对设计进行仿真的测试文件中,用于对一些信号进行初始化和产生特定的信号波形。
always语句与initial语句相反,是被重复执行,执行机制是通过对一个称为敏感变量表的事件驱动来实现的,Verilog语言的4大法宝,assign、always例子:
Verilog语言的4大法宝,在assign语句中赋值的变量要定义为wire。
在always块中被赋值的变量要定义为reg。
reg变量并不一定被综合为寄存器。
always块也可以用
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