系统结构实验报告二Word下载.doc
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系统结构实验报告二Word下载.doc
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1.加深对Cache的基本概念、基本组织结构以及基本工作原理的理解;
2.了解Cache的容量、相联度、块大小对Cache性能的影响;
3.掌握降低Cache失效率的各种方法,以及这些方法对Cache性能提高的好处;
4.理解Cache失效的产生原因以及Cache的三种失效;
5.理解LRU与随机法的基本思想,及它们对Cache性能的影响;
二、实验环境
redhat虚拟机下SimpleScalar模拟器
三、实验内容
1.运行SimpleScalar模拟器;
2.在基本配置情况下运行程序(请指明所选的测试程序),统计Cache总失效次数、三种不同种类的失效次数;
3.改变Cache容量(*2,*4,*8,*64),运行程序(指明所选的测试程序),统计各种失效的次数,并分析Cache容量对Cache性能的影响;
4.改变Cache的相联度(1路,2路,4路,8路,64路),运行程序(指明所选的测试程序),统计各种失效的次数,并分析相联度对Cache性能的影响;
5.改变Cache块大小(*2,*4,*8,*64),运行程序(指明所选的测试程序),统计各种失效的次数,并分析Cache块大小对Cache性能的影响;
6.分别采用LRU与随机法,在不同的Cache容量、不同的相联度下,运行程序(指明所选的测试程序)统计Cache总失效次数,计算失效率。
分析不同的替换算法对Cache性能的影响。
四、实验步骤
1.启动虚拟机,载入redhat操作系统
2.进入cd/roott/simplesacalar/目录
3.继续进入simplesim-3.0目录:
root@localhostsimplesacalar]#cdsimplesim-3.0/
4.在当前目录下执行如下指令:
[root@localhostsimplesim-3.0]#./sim-cache-cache:
dl1dl1:
256:
32:
2:
1./tests-pisa/bin.little/test-math
其中dl1指定cache,256表示组数,32表示块大小,2表示相联度,l表示替换算法。
组数,块大小,相联度都可以按需要进行设置。
替换算法中,l表示LRU替换算法,r表示随机替换算法,f表示先进先出替换算法。
5.改变步骤4中命令的4个参数,记录实验结果。
6.修改命令如下:
-cache:
dl1dl1:
l#l1datacacheconfig,//一级数据cache
dl2ul2:
1024:
64:
4:
l#l2datacacheconfig,//二级数据cache
il1il1:
1:
l#l1instcacheconfig,//一级指令cache
il2dl2#l2instructioncacheconfig,//二级指令cache
-tlb:
itlbitlb:
16:
4096:
l#instructionTLBconfig,//指令快表
dtlbdtlb:
l#dataTLBconfig,//数据快表
我们在实验中主要关注的是一级数据cache的性能变化,因此在以下的实验结果中,只展示出一级数据cache的相关指标。
五、实验结果
执行一次指令后的结果格式如下:
执行的指令:
root@localhostsimplesim-3.0]#./sim-cache-cache:
sim:
**simulationstatistics**
sim_num_insn213745#totalnumberofinstructionsexecuted
sim_num_refs56902#totalnumberofloadsandstoresexecutedsim_elapsed_time1#totalsimulationtimeinseconds
sim_inst_rate213745.0000#simulationspeed(ininsts/sec)
il1.accesses213745#totalnumberofaccesses
il1.hits189982#totalnumberofhits
il1.misses23763#totalnumberofmisses
il1.replacements23507#totalnumberofreplacements
il1.writebacks0#totalnumberofwritebacks
il1.invalidations0#totalnumberofinvalidations
il1.miss_rate0.1112#missrate(i.e.,misses/ref)
il1.repl_rate0.1100#replacementrate(i.e.,repls/ref)
il1.wb_rate0.0000#writebackrate(i.e.,wrbks/ref)
il1.inv_rate0.0000#invalidationrate(i.e.,invs/ref)
dl1.accesses57483#totalnumberofaccesses
dl1.hits56925#totalnumberofhits
dl1.misses558#totalnumberofmisses
dl1.replacements124#totalnumberofreplacements
dl1.writebacks113#totalnumberofwritebacks
dl1.invalidations0#totalnumberofinvalidations
dl1.miss_rate0.0097#missrate(i.e.,misses/ref)
dl1.repl_rate0.0022#replacementrate(i.e.,repls/ref)
dl1.wb_rate0.0020#writebackrate(i.e.,wrbks/ref)
dl1.inv_rate0.0000#invalidationrate(i.e.,invs/ref)
ul2.accesses24434#totalnumberofaccesses
ul2.hits23230#totalnumberofhits
ul2.misses1204#totalnumberofmisses
ul2.replacements0#totalnumberofreplacements
ul2.writebacks0#totalnumberofwritebacks
ul2.invalidations0#totalnumberofinvalidations
ul2.miss_rate0.0493#missrate(i.e.,misses/ref)
ul2.repl_rate0.0000#replacementrate(i.e.,repls/ref)
ul2.wb_rate0.0000#writebackrate(i.e.,wrbks/ref)
ul2.inv_rate0.0000#invalidationrate(i.e.,invs/ref)
itlb.accesses213745#totalnumberofaccesses
itlb.hits213722#totalnumberofhits
itlb.misses23#totalnumberofmisses
itlb.replacements0#totalnumberofreplacements
itlb.writebacks0#totalnumberofwritebacks
itlb.invalidations0#totalnumberofinvalidations
itlb.miss_rate0.0001#missrate(i.e.,misses/ref)
itlb.repl_rate0.0000#replacementrate(i.e.,repls/ref)
itlb.wb_rate0.0000#writebackrate(i.e.,wrbks/ref)
itlb.inv_rate0.0000#invalidationrate(i.e.,invs/ref)
dtlb.accesses57483#totalnumberofaccesses
dtlb.hits57473#totalnumberofhits
dtlb.misses10#totalnumberofmisses
dtlb.replacements0#t
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