基于FPGA的多路彩灯控制器的设计Word文档格式.docx
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笫二
和显示控制电路XSKZo
本题H还用原理图来完成顶层文件,对于比较简单的,子模块较少的题U,建议顶层模块使用原理图,会比较直观。
而对于比较复杂的,子模块较多的题口,使用文本元件例化,会更简洁清晰。
如用原理图完成顶层文件连线如图所示。
SXKZ
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CNOit^KCY
XSKZ
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CLKLEOtlS..0)
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CLR
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2
彩灯控制器的组成原理图
四、所用设备及软件
4.1FPGA的发展历程
FPGA(Field—ProgrammableGateArray),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路(ASIC)领域中的一种半定制电路而岀现的,既解决了定制电路的不足,乂克服了原有可编程器件门电路数有限的缺点。
以硬件描述语言(Verilog或VHDL)所完成的电路设计,可以经过简单的综合与布局,快速的烧录至FPGA上进行测试,是现代IC设计验证的技术主流。
这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如AND、OR、XOR、NOT)或者更复杂一些的组合功能比如解码器或数学方程式。
在大多数的FPGA里面,这些可编辑的元件里也包含记忆元件例如触发器(Flip-flop)或者其他更加完整的记忆块。
系统设汁师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来,就好像一个电路试验板被放在了一个芯片里。
一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变,所以FPGA可以完成所需要的逻辑功能。
FPGA-般来说比ASIC(专用集成电路)的速度要慢,无法完成复杂的设计,但是功耗较低。
但是他们也有很多的优点比如可以快速成品,可以被修改来改正程序中的错误和更便宜的造价。
厂商也可能会提供便宜的但是编辑能力差的FPGA。
因为这些芯片有比较差的可编辑能力,所以这些设计的开发是在普通的FPGA上完成的,然后将设计转移到一个类似于ASIC的芯片上。
另外一种方法是用CPLD(ComplexProgrammableLogicDevice,复杂可编程逻辑器件)。
4.2QuartusII
4.2.1简介
QuartusII是Altera公司的综合性PLD/FPGA开发软件,支持原理图、VHDL、VerilogHDL以及AHDL(AlteraHardwareDescriptionLanguage)等多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整PLD设计流程。
QuartusII可以在XP、Linux以及Unix±
使用,除了可以使用Tel脚本完成设计流程外,提供了完善的用户图形界面设计方式。
具有运行速度快,界面统一,功能集中,易学易用等特点。
QuartusII支持Altera的IP核,包含了LPM/MegaFunction宏功能模块库,使用户可以充分利用成熟的模块,简化了设汁的复杂性、加快了设讣速度。
对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的笫三方EDA工具。
此外,QuartusII通过和DSPBuilder£
具与Matlab/Simulink相结合,可以方便地实现各种DSP应用系统;
支持Altera的片上可编程系统(SOPC)开发,集系统级设计、嵌入式软件开发、可编程逻辑设计于一体,是一种综合性的开发平台。
MaxplusII作为Altera的上一代PLD设计软件,由于其出色的易用性而得到了广泛的应用。
訂前Altera已经停止了对MaxplusII的更新支持,QuartusII与之相比不仅仅是支持器件类型的丰富和图形界面的改变。
Altera在QuartusII中包含了许多诸如SignalTapII、ChipEditor和RTLViewer的设计辅助工具,集成了SOPC和HardCopy设讣流程,并且继承了MaxplusII友好的图形界面及简便的使用方法。
AlteraQuartusII作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口,越来越受到数字系统设计者的欢迎。
4.2.2功能
QuartusII提供了完全集成且与电路结构无关的开发包环境,具有数字逻辑设讣的全部特性,包括:
可利用原理图、结构框图、VerilogHDL.AHDL和VHDL完成电路描述,并将其保存为设计实体文件;
芯片(电路)平面布局连线编辑;
LogicLock增量设讣方法,用户可建立并优化系统,然后添加对原始系统的性能影响较小或无影响的后续模块;
功能强大的逻辑综合工具;
完备的电路功能仿真与时序逻辑仿真工具;
定时/时序分析与关键路径延时分析;
可使用SignalTapII逻辑分析工具进行嵌入式的逻辑分析;
支持软件源文件的添加和创建,并将它们链接起来生成编程文件;
使用组合编译方式可一次完成整体设讣流程;
自动定位编译错误;
高效的期间编程与验证工具;
可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件;
能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。
五、系统设计方案
5.1系统总体设计
5.2系统软件设计
5.2.1时序控制器:
SXKZ部分
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
••库函数声明
entitysxkzis
八实体声明
port(
chose_key:
instdjogic;
•-速度控制按钮
clk_in:
instd_logic;
••输入时钟信号
clr:
••复位信号
clk:
outstd_logic
••改变后的时钟信号
b
endentity;
architectureartofsxkzis
--结构体声明
signalcllk:
std_logic;
begin
process(clkjn,clr;
chose_key)is
••进程
variabletemp:
std_logic_vector(0to2);
•■定义一个变量
ifclr=Tthencllk<
=,0'
;
temp:
="
000"
•-复位初始化
elsifrising_edge(clkjn)then
ifchose_key=1'
then
••按键按下,高速时
iftemp="
011"
-•输出时钟信号T为输入信号的8倍
cllk<
=notcllk;
elsetemp:
=temp+,1,;
endif;
else
iftemp^HT*then
••按键没按下,低速时
••输出时钟信号T为输入信号的
-
“6倍
=temp+,r;
endprocess;
clk<
=cllk;
endart;
生成的元器件符号SYMBOL:
图5.2时序控制器
5.22显示控制器:
entityxskzis
led:
outstd_logic_vector(0to15)••彩灯输出,控制端口
);
architectureartofxskzis
typestateis(s0,s1,s2,s3,s4,s5,s6);
-•定义一组状态机
signalcurrent_state:
state;
signalflower:
std_logic_vector(15downto0);
••定义一信号
process(clr,clk)is
constantf1:
std_logic_vector(0to15):
=M10001M;
constantf2:
=9101(T;
constantf3:
=M10011"
constantf4:
=M00100n;
constantf5:
std_logic_vector(0to15)=0010广;
constantf6:
00110M;
••定义一组彩灯的花比。
begin
ifclr='
1'
thencurrent_state<
=sO;
••判断复位信号,有则复elsifrising_edge(clk)then•-位状态为0,否则等待
casecurrent_stateis--时钟信号的上升沿
whens0=>
flower二”00000”;
•-初始状态
current_state<
=s1;
••一个时钟上升沿,将当前状态指向下一个状态whens1=>
flower<
=f1;
current_statev=s2;
whens2=>
flower<
=f2;
current_statev=s3;
whens3=>
=f3;
current_state<
=s4;
whens4=>
=f4;
=s5;
whens5=>
=f5;
current_statev=s6;
whens6=>
=f6;
endcase;
led<
=flower;
endarchitecture;
current_state<
current
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